特許
J-GLOBAL ID：200903055775903397

バッファ制御回路

発明者：
及川 雅彦

及川 雅彦 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-365815
公開番号（公開出願番号）：特開2001-184302
出願日： 1999年12月24日
公開日（公表日）： 2001年07月06日
要約：
【要約】【課題】 バッファメモリの記憶容量を削減する。【解決手段】 差分算出回路22は、対応するバッファメモリ4の保持データ量を一定時間ごとに取得し、前回のデータ量と差分を求め、該当期間におけるビットレートを得る。優先順位変更回路24は、このビットレートによりビットレートの高いバッファメモリ4ほど高い優先順位を設定する。アービトレーション回路18はこのように設定された優先順位にもとづきバッファメモリ4を選択する。よって稼働時においてデータが入力される頻度の高いバッファメモリ4には動的に高い優先順位が設定され、同バッファメモリは待ち時間が短縮して高頻度に保持データを出力できる。その結果、記憶容量が小さくてもオーバーフローは発生せず、バッファメモリ4の記憶容量の削減が可能となる。
請求項（抜粋）：
データをそれぞれ逐次取り込んで保持する複数のバッファメモリのいずれかを、各バッファメモリに与えられた優先順位にもとづいて選択するアービトレーション回路と、前記アービトレーション回路が選択した前記バッファメモリを制御して同バッファメモリが保持しているデータを出力させる出力制御回路とを備えたバッファ制御回路であって、前記バッファメモリがデータを取り込んで保持する頻度を検出する入力レート検出回路と、前記入力レート検出回路が検出した前記頻度にもとづいて前記バッファメモリに与える前記優先順位を設定する優先順位設定回路とを備え、前記アービトレーション回路は前記優先順位設定回路が設定した前記優先順位にもとづいて前記バッファメモリを選択することを特徴とするバッファ制御回路。
IPC (5件)：
G06F 13/38 310 ,  G06F 3/12 ,  G06F 12/00 571 ,  G06F 13/362 510 ,  H04N 1/21
FI (5件)：
G06F 13/38 310 B ,  G06F 3/12 B ,  G06F 12/00 571 B ,  G06F 13/362 510 Z ,  H04N 1/21
Fターム (19件)：
5B021AA01 ,  5B021AA05 ,  5B021AA19 ,  5B021BB02 ,  5B021DD13 ,  5B060CD02 ,  5B060CD07 ,  5B060CD14 ,  5B061BA01 ,  5B061BB04 ,  5B061BB16 ,  5B061BC05 ,  5B077AA18 ,  5B077DD11 ,  5B077DD22 ,  5C073BA04 ,  5C073BB02 ,  5C073BC02 ,  5C073CA02
引用特許：
審査官引用 (7件)
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