特許
J-GLOBAL ID：200903055956572945
半導体フラッシュメモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2004-125976
公開番号（公開出願番号）：特開2005-116145
出願日： 2004年04月21日
公開日（公表日）： 2005年04月28日
要約：
【課題】多数回の消去/書込等によって個々のメモリセルにトランスコンダクタンス特性劣化を生じても読み出し速度低下を抑えること。【解決手段】メモリセルM000,M001は、個別に消去ベリファイしきい値電圧の調整が行われている。ワード線WL(0),WL(1)を同時に“H”レベルにし、Yゲート線YG(0)とセレクトゲート線SG(0)とをそれぞれ“H”レベルにし、センスアンプ1から2つのメモリセルM000,M001の総電流を取り込む。メモリセルM000,M001の個々はgm劣化が生じメモリ電流が少なくなっていても、総電流は、gm劣化を起こしていないメモリセルのメモリ電流と同程度になるので、読み出し速度の低下が抑制される。これによって、書換保証回数の多回数化が図れる。【選択図】 図4
請求項（抜粋）：
複数の読み出しメモリセルについての消去動作時および書込動作時に、前記複数の読み出しメモリセルのメモリ電流をメモリセル毎に読み出しセンスしながら各読み出しメモリセルのしきい値電圧を所定値に調整する消去制御手段および書込制御手段と、
読み出し動作時に、前記消去制御手段および書込制御手段が同一データを記憶させた前記複数の読み出しメモリセルにおける2以上の読み出しメモリセルを同時に選択して総電流をセンスする読み出し制御手段と、
を備えたことを特徴とする半導体フラッシュメモリ。
IPC (2件)：
FI (5件)：
G11C17/00 613
, G11C17/00 611A
, G11C17/00 612B
, G11C17/00 633C
, G11C17/00 634E
5B125BA02
, 5B125CA14
, 5B125CA27
, 5B125DA04
, 5B125DB09
, 5B125DC08
, 5B125DE05
, 5B125EA01
, 5B125EA07
, 5B125EA08
, 5B125EC06
, 5B125ED10
, 5B125EF09
, 5B125EJ09
, 5B125FA05
出願人引用 (2件)
審査官引用 (8件)
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