特許
J-GLOBAL ID：200903056424772926
不揮発性半導体記憶装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-064529
公開番号（公開出願番号）：特開平11-330279
出願日： 1999年03月11日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 コントロールゲート104とゲート電極102との間の距離を縮小化できる不揮発性半導体記憶装置の製造方法を提供すること。【解決手段】 ポリシリコン膜24の上に、シリコン酸化膜77を形成し、シリコン酸化膜77をマスクとしてポリシリコン膜24を選択的にエッチング除去し、コントロールゲート104及びゲート電極102を同時に形成する。そして、コントロールゲート104の上のシリコン酸化膜77をマスクとしてポリシリコン膜14を選択的にエッチング除去し、フローティングゲート110を形成する。
請求項（抜粋）：
第1の領域及び第2の領域を含む主表面を有する半導体基板と、前記第1の領域の上に形成されたフローティングゲート及び前記フローティングゲートの上に形成されたコントロールゲートを含む記憶素子と、前記第2の領域の上に形成されたゲート電極を含み、前記記憶素子を選択作動させる選択ゲートトランジスタと、を備えた不揮発性半導体記憶装置の製造方法であって、前記第1の領域の上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上に、前記フローティングゲートとなる第1の導電体膜を形成する工程と、前記第1の導電体膜の上に、誘電体膜を形成する工程と、前記第2の領域の上に、ゲート絶縁膜を形成する工程と、前記誘電体膜及び前記ゲート絶縁膜の上に、第2の導電体膜を形成する工程と、前記第2の導電体膜の上に、前記第1の導電体膜とエッチングレートが異なり、前記第1の導電体膜を選択的にエッチング除去する際に、マスクとなるマスク膜を形成する工程と、前記マスク膜及び前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を同時に形成する工程と、を備え、前記コントロールゲートの上には、前記マスク膜が残っており、さらに、前記ゲート電極を覆うように、第1のレジストを形成する工程と、前記コントロールゲートの上の前記マスク膜及び前記第1のレジストをマスクとして前記第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、を備えた不揮発性半導体記憶装置の製造方法。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
出願人引用 (15件)
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審査官引用 (5件)
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