特許
J-GLOBAL ID：200903048834017294

入力回路および該入力回路を有する半導体集積回路

発明者：
川▲崎▼ 健一

川▲崎▼ 健一 について

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佐藤 靖治

佐藤 靖治 について

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松崎 康郎

松崎 康郎 について

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鈴木 孝章

鈴木 孝章 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-012184
公開番号（公開出願番号）：特開平11-317076
出願日： 1999年01月20日
公開日（公表日）： 1999年11月16日
要約：
【要約】【課題】 シンクロナスDRAM等において、セルフリフレッシュ状態に入った時には入力回路を非活性状態として消費電力の低減を図るようになっているが、DLL回路が再びロックオンするまでに多くのダミーサイクルを必要とし無駄な時間がかかっていた。【解決手段】 入力する外部制御信号CLKを受け取って内部制御信号S1を出力する入力バッファ210と、前記外部制御信号CLKが動作しているか否かを検知する制御信号検知回路220とを具備し、前記入力バッファ210は、前記制御信号検知回路220の出力により、前記外部制御信号CLKが動作している時には前記内部クロック信号S1を出力するように構成する。
請求項（抜粋）：
入力する外部制御信号を受け取って内部制御信号を出力する入力バッファと、前記外部制御信号が動作しているか否かを検知する制御信号検知回路とを具備し、前記入力バッファは、前記制御信号検知回路の出力により、前記外部制御信号が動作している時には前記内部制御信号を出力するようになっていることを特徴とする入力回路。
IPC (4件)：
G11C 11/407 ,  G11C 11/409 ,  H03K 19/0175 ,  H03L 7/00
FI (5件)：
G11C 11/34 362 S ,  H03L 7/00 D ,  G11C 11/34 354 P ,  G11C 11/34 354 C ,  H03K 19/00 101 K
引用特許：
出願人引用 (15件)
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審査官引用 (4件)
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