特許
J-GLOBAL ID：200903028960642071

半導体集積回路

発明者：
西村 幸一

西村 幸一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-308089
公開番号（公開出願番号）：特開平10-149227
出願日： 1996年11月19日
公開日（公表日）： 1998年06月02日
要約：
【要約】【課題】 半導体集積回路に使用する制御信号の周波数がさらに速くなると、DLL回路により1クロックサイクル前の外部クロックから位相同期した内部クロックを生成することができず、また、出力する制御信号も不安定となる。【解決手段】 入力する第1の制御信号から第2の制御信号を生成し、該第2の制御信号の遅延に対応した遅延量を与える遅延量付与手段を用い、該第1の制御信号に位相同期処理して第2の制御信号を対象回路へ供給する半導体集積回路であって、前記位相同期処理を、前記第1の制御信号の2周期以上遅延したタイミングに同期して行うように構成する。
請求項（抜粋）：
入力する第1の制御信号から第2の制御信号を生成し、該第2の制御信号の遅延に対応した遅延量を与える遅延量付与手段を用い、該第1の制御信号に位相同期処理して第2の制御信号を対象回路へ供給する半導体集積回路であって、前記位相同期処理を、前記第1の制御信号の2周期以上遅延したタイミングに同期して行うようにしたことを特徴とする半導体集積回路。
IPC (4件)：
G06F 1/10 ,  G11C 11/407 ,  H03K 5/26 ,  H03L 7/00
FI (5件)：
G06F 1/04 330 A ,  H03K 5/26 G ,  H03L 7/00 D ,  G11C 11/34 354 C ,  G11C 11/34 362 S
引用特許：
出願人引用 (11件)
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審査官引用 (13件)
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