半導体装置

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出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-222637
公開番号（公開出願番号）：特開2000-059209
出願日： 1998年08月06日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】クロック同期形メモリ等で使用されるクロック再生回路において外部クロックを一時的に遮断して、再度外部クロックから内部クロックを発生する際の同期時間が短くすること。【解決手段】外部クロックを入力して複数の参照クロックを発生する遅延回路列と、外部クロックと複数の参照クロックの位相を比較して同期に必要な遅延回路の遅延段数を検出する制御回路を持つクロック再生回路で、同期に必要な遅延段数を保持するラッチ手段を設ける。【効果】一旦同期を検出して同期に必要な遅延段数がラッチ回路に保持してしまえば、一時的に外部クロックの供給を止めても短時間で内部クロックが発生できる。

請求項（抜粋）：

外部クロックを受けて、前記外部クロックに同期した内部クロックを発生するクロック再生回路を有する半導体装置であって、前記クロック再生回路は、前記外部クロックが結合され第1基準クロックを出力するための入力基準ノードと、前記入力基準ノードにその初段が結合され、それぞれに位相の異なる複数の参照クロックを出力するための複数の第1遅延回路と、前記第1基準クロックと比較して前記複数の参照クロックのうち最も位相の近い一つを検出することにより同期に必要な所定の遅延段数を検出する比較回路と、前記所定の遅延段数の情報を保持するラッチ回路を持つ制御回路と、前記第1基準クロックがスイッチを介して入力される入力ノードをそれぞれに持つ複数の第2遅延回路と、前記第2遅延回路の最終段に結合され前記内部クロックを出力するための出力基準ノードとを備え、前記内部クロックは、前記制御回路で検出された前記所定の遅延段数に対応する前記複数の第2遅延回路の一つの前記入力ノードに前記第1基準クロックを入力して最終段まで伝搬させることで形成されることを特徴とする半導体装置。

IPC (3件)：

H03L 7/00 , H03K 5/13 , G06F 1/12

FI (3件)：

H03L 7/00 D , H03K 5/13 , G06F 1/04 340 A

Fターム (31件)：

5J001AA04 , 5J001BB00 , 5J001BB03 , 5J001BB04 , 5J001BB05 , 5J001BB06 , 5J001BB08 , 5J001BB09 , 5J001BB10 , 5J001BB11 , 5J001BB12 , 5J001BB14 , 5J001BB21 , 5J001BB23 , 5J001CC00 , 5J001DD01 , 5J001DD09 , 5J106AA03 , 5J106CC03 , 5J106CC21 , 5J106CC58 , 5J106DD09 , 5J106DD13 , 5J106DD24 , 5J106DD39 , 5J106DD42 , 5J106GG14 , 5J106HH10 , 5J106KK03 , 5J106KK38 , 5J106KK40

引用特許：

審査官引用 (8件)

半導体装置
公報種別：公開公報出願番号：特願平8-280548 出願人：株式会社日立製作所
半導体装置
公報種別：公開公報出願番号：特願平6-049569 出願人：富士通株式会社
同期遅延ラインを用いた遅延同期ループ回路
公報種別：公開公報出願番号：特願平8-351608 出願人：三星電子株式会社

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