半導体集積回路装置の製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2006-044671
公開番号（公開出願番号）：特開2006-203225
出願日： 2006年02月22日
公開日（公表日）： 2006年08月03日
要約：

【課題】高速動作が可能なLDD型MISFETと、かつ高電圧駆動が可能なLDD型MISFETとを内蔵する半導体集積回路装置を低コストで実現する。【解決手段】高速動作が可能なMISFETは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なMISFETは、上記ゲートサイドウオール層の幅よりも大きい幅を有するLDD部を有し、そのLDD部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。【選択図】図1

請求項（抜粋）：

第1半導体主面に第1ゲート絶縁膜を介して第1ゲート電極を、第2半導体主面に第2ゲート絶縁膜を介して第2ゲート電極を、それぞれパターン形成する工程と、前記第1ゲート電極でマスクされていない前記第1半導体主面に、前記第1半導体の導電型とは反対の導電型を示す不純物を導入し、第1の不純物濃度を有する第1領域を形成する工程と、前記第2ゲート電極でマスクされていない前記第2半導体主面に、前記第1半導体の第1導電型とは反対の第2導電型を示す不純物を導入し、第3の不純物濃度を有する第3領域を形成する工程と、前記第1ゲート電極が形成された第1半導体主面および前記第2ゲート電極が形成された第2半導体主面にそれぞれ絶縁膜を形成する工程と、前記第1半導体主面上の絶縁膜を異方性エッチングを行うことにより前記第1ゲート電極の側壁に第1の絶縁膜を残す工程と、前記第2半導体主面上の絶縁膜にパターンマスクを設け、そのマスクにより前記絶縁膜をパターンエッチングすることにより前記第2ゲート電極の側壁に第2の絶縁膜を残す工程と、前記第1の絶縁膜でマスクされていない第1半導体主面に第2導電型を示す不純物を導入し、前記第1不純物濃度よりも高い第2不純物濃度を有する第2領域を形成し、前記第2の絶縁膜でマスクされていない第2半導体主面に第2導電型を示す不純物を導入し、前記第3不純物濃度よりも高い第4不純物濃度を有する第4領域を形成する工程と、前記第2領域表面に前記第1の絶縁膜で整合された金属・半導体反応層を、前記第4領域表面に前記第2の絶縁膜で整合された金属・半導体反応層をそれぞれ形成する工程と、より成ることを特徴とする半導体集積回路装置の製造方法。

IPC (13件)：

H01L 21/824 , H01L 27/115 , H01L 27/11 , H01L 27/108 , H01L 29/792 , H01L 29/788 , H01L 27/10 , H01L 21/823 , H01L 27/088 , H01L 27/092 , H01L 21/28 , H01L 21/320 , H01L 23/52

FI (11件)：

H01L27/10 434 , H01L27/10 381 , H01L27/10 621C , H01L27/10 651 , H01L29/78 371 , H01L27/10 461 , H01L27/08 102D , H01L27/08 321F , H01L21/28 301S , H01L21/28 A , H01L21/88 Q

Fターム (160件)：

4M104AA01 , 4M104BB01 , 4M104BB02 , 4M104BB20 , 4M104BB25 , 4M104BB40 , 4M104DD02 , 4M104DD04 , 4M104DD16 , 4M104DD65 , 4M104DD71 , 4M104DD79 , 4M104DD84 , 4M104DD91 , 4M104EE03 , 4M104EE05 , 4M104EE08 , 4M104EE09 , 4M104EE12 , 4M104EE16 , 4M104EE17 , 4M104FF14 , 4M104FF17 , 4M104FF18 , 4M104FF30 , 4M104FF31 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104GG16 , 4M104GG19 , 4M104HH16 , 4M104HH20 , 5F033HH04 , 5F033HH09 , 5F033HH18 , 5F033HH19 , 5F033HH25 , 5F033HH27 , 5F033HH28 , 5F033HH33 , 5F033JJ04 , 5F033JJ19 , 5F033JJ33 , 5F033KK01 , 5F033KK09 , 5F033KK18 , 5F033KK25 , 5F033KK27 , 5F033KK33 , 5F033LL04 , 5F033MM05 , 5F033MM07 , 5F033MM13 , 5F033MM15 , 5F033NN06 , 5F033NN07 , 5F033NN40 , 5F033PP06 , 5F033PP15 , 5F033QQ03 , 5F033QQ09 , 5F033QQ11 , 5F033QQ16 , 5F033QQ25 , 5F033QQ31 , 5F033QQ37 , 5F033QQ48 , 5F033QQ58 , 5F033QQ65 , 5F033QQ70 , 5F033QQ73 , 5F033QQ76 , 5F033RR03 , 5F033RR04 , 5F033RR06 , 5F033RR08 , 5F033RR21 , 5F033RR22 , 5F033SS11 , 5F033SS13 , 5F033SS15 , 5F033SS22 , 5F033TT04 , 5F033VV06 , 5F033VV07 , 5F033VV10 , 5F033XX00 , 5F033XX10 , 5F033XX34 , 5F048AA05 , 5F048AB01 , 5F048AB03 , 5F048AC03 , 5F048BA01 , 5F048BA12 , 5F048BB05 , 5F048BB08 , 5F048BB12 , 5F048BC06 , 5F048BE02 , 5F048BE03 , 5F048BE04 , 5F048BF06 , 5F048BF12 , 5F048BF16 , 5F048BF17 , 5F048BG13 , 5F048DA23 , 5F048DA27 , 5F083AD24 , 5F083AD49 , 5F083AD56 , 5F083BS05 , 5F083BS17 , 5F083BS27 , 5F083EP02 , 5F083EP23 , 5F083EP55 , 5F083EP63 , 5F083EP68 , 5F083GA01 , 5F083GA28 , 5F083JA04 , 5F083JA06 , 5F083JA14 , 5F083JA15 , 5F083JA35 , 5F083JA36 , 5F083JA37 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083KA20 , 5F083LA01 , 5F083LA21 , 5F083MA03 , 5F083MA05 , 5F083MA06 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR33 , 5F083PR43 , 5F083PR46 , 5F083PR53 , 5F083PR56 , 5F083ZA07 , 5F083ZA12 , 5F083ZA13 , 5F101BA01 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BD07 , 5F101BD24 , 5F101BD27 , 5F101BD35 , 5F101BD36 , 5F101BH21

引用特許：

出願人引用 (8件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平6-005019 出願人：松下電器産業株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平5-249006 出願人：松下電器産業株式会社
半導体装置
公報種別：公開公報出願番号：特願平5-323579 出願人：日本電気株式会社

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審査官引用 (6件)

静電放電に対する保護を備えたCMOS構造の製造方法
公報種別：公開公報出願番号：特願平8-068595 出願人：ドイチェ・アイティーティー・インダストリーズ・ゲゼルシャフト・ミト・ベシュレンクタ・ハフツンク
半導体装置および半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-280863 出願人：ソニー株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-181631 出願人：ソニー株式会社

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