特許
J-GLOBAL ID：200903060244181102
半導体メモリ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-039164
公開番号（公開出願番号）：特開2000-076847
出願日： 1999年02月17日
公開日（公表日）： 2000年03月14日
要約：
【要約】 (修正有)【課題】 入/出力データ間のスキューを除去しレイアウト面積を減らし得る半導体メモリ装置を提供する。【解決手段】 左右に配列される複数個のメモリセルアレイブロックを具備する第1及び第2メモリセルアレイグループ10-1〜10-16と、列選択信号を前記第1及び第2メモリセルアレイグループに印可する列アドレスデコーダ16と、メモリセルアレイブロックの左右に配列される入/出力ライングループIOL0,IOLB0〜IOL15,IOLB15と、メモリセルアレイグループの上下に配列される第1ないし第4データ入/出力ライングループDIO0,DIOB0〜DIO7,DIOB7と、入/出力ライングループからのデータを増幅する入/出力センス増幅器14-1〜14-4と、データ入/出力を制御するために、メモリセルアレイブロックの左右に上下交互に配置されるデータ入/出力選択回路20-1〜2018とを備える。
請求項（抜粋）：
左右に配列される複数個のメモリセルアレイブロックを具備する第1及び第2メモリセルアレイグループと、前記第1及び第2メモリセルアレイグループのブロックと同様の方向に配置され、列アドレスをデコーディングして発生される列選択信号を前記第1及び第2メモリセルアレイグループに印可する列アドレスデコーダと、前記複数個のメモリセルアレイブロックのそれぞれの左右に配列される所定数の入/出力ライン対を具備する複数の入/出力ライングループと、前記第1及び第2のメモリセルアレイグループの上下にそれぞれ配列される所定数のデータ入/出力ラインを具備する第1、第2、第3及び第4データ入/出力ライングループと、前記第1、第2、第3、及び第4データ入/出力ライングループからのデータをそれぞれ増幅して伝送し、前記第1、第2、第3及び第4データ入/出力ライングループへデータをそれぞれ増幅して伝送する第1、第2、第3及び第4データ入/出力センス増幅手段と、前記複数の入/出力ライングループと前記第1、第2、第3、第4データ入/出力ライングループとの間のデータ入/出力を制御するために、前記複数個のメモリセルアレイブロックの左右に上下交互に配置される複数のデータ入/出力選択回路とを備えることを特徴とする半導体メモリ装置。
IPC (2件)：
FI (4件)：
G11C 11/34 371 K
, G11C 11/34 V
, G11C 11/34 345
, G11C 11/34 362 H
