半導体素子のトランジスタおよびその形成方法

発明者：
出願人/特許権者：
代理人 (2件)：荒船博司 , 荒船良男
公報種別：公開公報
出願番号（国際出願番号）：特願2004-190757
公開番号（公開出願番号）：特開2005-136376
出願日： 2004年06月29日
公開日（公表日）： 2005年05月26日
要約：

【課題】チャンネル領域を素子分離膜の上部に突出された活性領域の側壁に形成し、ランディングプラグとのコンタクトを突出した活性領域の長軸方向の側壁まで拡張してショートチャンネル効果を改善し、コンタクト抵抗を減少させることができる半導体素子のトランジスタおよびその形成方法を提供する。【解決手段】素子分離酸化膜を食刻して突出されたシリコンフィンを形成し、傾斜イオン注入でシリコンフィンの側壁にチャンネル領域を形成したあと上部が平坦化したゲート電極とソース/ドレイン領域を形成する。【選択図】図25

請求項（抜粋）：

(a)パッド酸化膜とパッド窒化膜の積層構造を有する半導体基板をパターニングしてI型活性領域を定義するトレンチ型素子分離膜を形成する段階、 (b)前記素子分離膜を所定の厚さに食刻して前記素子分離膜の上部に突出されるシリコンフィンを形成する段階、 (c)前記シリコンフィンの側壁に不純物を傾斜イオン注入してチャンネル領域を形成する段階、 (d)前記シリコンフィンの側壁にゲート酸化膜を形成する段階、 (e)全体表面の上部に平坦化したゲート電極用導電層を形成する段階、 (f)前記ゲート電極用導電層および前記パッド窒化膜をパターニングしてゲート電極を形成する段階、 (g)ランディングプラグコンタクトホールを備えた下部絶縁層を形成する段階、 (h)イオン注入工程を行って前記ランディングプラグコンタクトホールの底部に不純物注入領域を形成する段階、 (i)前記ランディングプラグコンタクトホールを介して露出したパッド酸化膜を食刻してシリコンフィンを露出させる段階、および (j)前記ランディングプラグコンタクトホールを埋め込むランディングプラグを形成する段階を含むことを特徴とする半導体素子のトランジスタ形成方法。

IPC (10件)：

H01L29/78 , H01L21/336 , H01L21/76 , H01L21/762 , H01L21/8234 , H01L21/8242 , H01L27/08 , H01L27/088 , H01L27/108 , H01L29/786

FI (8件)：

H01L29/78 301X , H01L27/08 331A , H01L21/76 L , H01L21/76 D , H01L27/08 102A , H01L29/78 301Y , H01L29/78 618C , H01L27/10 671Z

Fターム (103件)：

5F032AA35 , 5F032AA45 , 5F032AA46 , 5F032AA70 , 5F032AA84 , 5F032BB06 , 5F032CA17 , 5F032DA23 , 5F032DA25 , 5F032DA30 , 5F032DA44 , 5F032DA77 , 5F048AA01 , 5F048AA04 , 5F048AB01 , 5F048AC01 , 5F048AC04 , 5F048BA01 , 5F048BA16 , 5F048BB01 , 5F048BB05 , 5F048BB13 , 5F048BC01 , 5F048BC05 , 5F048BC06 , 5F048BC16 , 5F048BD01 , 5F048BD04 , 5F048BD06 , 5F048BD07 , 5F048BG05 , 5F048BG13 , 5F048BG14 , 5F048DA25 , 5F083AD03 , 5F083GA02 , 5F083GA30 , 5F083MA01 , 5F083MA03 , 5F083MA06 , 5F083MA19 , 5F083NA01 , 5F083PR03 , 5F083PR05 , 5F083PR07 , 5F083PR10 , 5F083PR37 , 5F083PR40 , 5F110AA01 , 5F110AA07 , 5F110AA30 , 5F110BB06 , 5F110CC10 , 5F110DD05 , 5F110EE01 , 5F110EE04 , 5F110EE09 , 5F110EE15 , 5F110EE22 , 5F110EE24 , 5F110EE31 , 5F110FF02 , 5F110GG02 , 5F110GG22 , 5F110GG23 , 5F110GG52 , 5F110HJ13 , 5F110HJ16 , 5F110HL08 , 5F110HM02 , 5F110HM15 , 5F110QQ19 , 5F140AA10 , 5F140AA21 , 5F140AC32 , 5F140BA01 , 5F140BB05 , 5F140BC07 , 5F140BE03 , 5F140BF04 , 5F140BF20 , 5F140BF21 , 5F140BF27 , 5F140BF44 , 5F140BF51 , 5F140BG09 , 5F140BG12 , 5F140BG14 , 5F140BG49 , 5F140BG53 , 5F140BH05 , 5F140BH15 , 5F140BJ01 , 5F140BJ04 , 5F140BJ27 , 5F140BK02 , 5F140BK13 , 5F140BK16 , 5F140BK22 , 5F140BK27 , 5F140CB04 , 5F140CB08 , 5F140CE07

引用特許：

審査官引用 (9件)

ダブルゲートFET素子及びその製造方法
公報種別：公開公報出願番号：特願2002-381448 出願人：李宗昊
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平8-246289 出願人：株式会社東芝
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2001-224740 出願人：株式会社東芝

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