ダブルゲートFET素子及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：河野登夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-381448
公開番号（公開出願番号）：特開2003-298051
出願日： 2002年12月27日
公開日（公表日）： 2003年10月17日
要約：

【要約】【課題】フローティングボディーの問題を解決し、素子の特性を向上させることができるダブルゲートFET素子及びその製造方法を提供する。【解決手段】バルクシリコン基板2bに単結晶シリコンで塀状のアクティブ領域4を形成し、バルクシリコン基板2bの上表面からアクティブ領域4の一定高さまで第2酸化膜10を形成し、第2酸化膜10の上に形成されたアクティブ領域4の両側壁にゲート酸化膜12を形成し、アクティブ領域4の上表面にゲート酸化膜12以上の厚さの第1酸化膜6を形成し、第1、2酸化膜6、10上にゲート16を形成し、ゲート16に重なるアクティブ領域4を除くアクティブ領域4の両側にソース及びドレインを形成し、ソース、ドレイン及びゲートのコンタクト部にコンタクト領域(46)及び金属層(48)を形成する。

請求項（抜粋）：

バルクシリコン基板と、該バルクシリコン基板に接続され、バルクシリコン基板の上表面に単結晶シリコンで形成された塀状のアクティブ領域と、前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第2酸化膜と、該第2酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と、前記アクティブ領域の上表面に、前記ゲート酸化膜の厚さ以上に形成された第1酸化膜と、前記第1及び第2酸化膜上に形成されるゲートと、前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと、前記ソース、ドレイン及びゲートのコンタクト部に形成されたコンタクト領域及び金属層とを含んでなることを特徴とするダブルゲートFET素子。

IPC (4件)：

H01L 29/78 , H01L 21/336 , H01L 29/41 , H01L 29/417

FI (6件)：

H01L 29/78 301 G , H01L 29/78 301 X , H01L 29/78 301 Y , H01L 29/50 M , H01L 29/44 L , H01L 29/44 S

Fターム (41件)：

4M104AA01 , 4M104BB01 , 4M104BB04 , 4M104BB36 , 4M104BB40 , 4M104CC01 , 4M104CC05 , 4M104DD16 , 4M104DD31 , 4M104DD64 , 4M104DD65 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104HH12 , 4M104HH14 , 4M104HH15 , 4M104HH16 , 4M104HH18 , 5F140AA21 , 5F140AA34 , 5F140AA39 , 5F140BA01 , 5F140BA20 , 5F140BB05 , 5F140BC13 , 5F140BC15 , 5F140BE01 , 5F140BE02 , 5F140BE03 , 5F140BE07 , 5F140BF01 , 5F140BF04 , 5F140BF05 , 5F140BF42 , 5F140BH02 , 5F140BH05 , 5F140BH08 , 5F140BJ05 , 5F140BK18 , 5F140CE07

引用特許：

出願人引用 (4件)

米国特許第6433609号明細書
米国特許第6413802号明細書
米国特許第6391782号明細書

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審査官引用 (9件)

半導体装置
公報種別：公開公報出願番号：特願平7-232506 出願人：株式会社東芝
半導体装置
公報種別：公開公報出願番号：特願平5-090220 出願人：川崎製鉄株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平8-246289 出願人：株式会社東芝

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