特許
J-GLOBAL ID:200903001762520895
半導体装置、メモリシステムおよび電子機器
発明者:
,
出願人/特許権者:
代理人 (1件):
井上 一 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-034204
公開番号(公開出願番号):特開2002-237537
出願日: 2001年02月09日
公開日(公表日): 2002年08月23日
要約:
【要約】【課題】 メモリセルサイズを小型化することが可能なSRAMを提供すること。【解決手段】 SRAMのメモリセルは、フィールドの上方に5層の導電層を有する構造をしている。第1層導電層には駆動トランジスタおよび負荷トランジスタのゲート電極を含むゲート-ゲート電極層111a、111bが位置している。第2層導電層には、駆動トランジスタのドレインと負荷トランジスタのドレインとの接続に用いられ、かつ、タングステンを含有する、ドレイン-ドレイン接続層121a、121bが位置している。第3導電層にはドレイン-ドレイン接続層121a、121bとゲート-ゲート電極層111a、111bとの接続に用いられる、ドレイン-ゲート接続層131a、131bが位置している。
請求項(抜粋):
第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、および、第2駆動トランジスタを含むフリップフロップを備える半導体装置であって、第1層導電層に位置し、かつ、前記第1負荷トランジスタおよび前記第1駆動トランジスタのゲート電極を含む、第1ゲート-ゲート電極層と、前記第1導電層に位置し、かつ、前記第2負荷トランジスタおよび前記第2駆動トランジスタのゲート電極を含む、第2ゲート-ゲート電極層と、前記第1層導電層の上層である第2層導電層に位置し、かつ、前記第1負荷トランジスタのドレインと前記第1駆動トランジスタのドレインとの接続に用いられ、かつ、タングステンを含有する、第1ドレイン-ドレイン接続層と、前記第2層導電層に位置し、かつ、前記第2負荷トランジスタのドレインと前記第2駆動トランジスタのドレインとの接続に用いられ、かつ、タングステンを含有する、第2ドレイン-ドレイン接続層と、前記第2層導電層の上層である第3導電層に位置し、かつ、前記第1ドレイン-ドレイン接続層と前記第2ゲート-ゲート電極層との接続に用いられる、第1ドレイン-ゲート接続層と、前記第3導電層に位置し、かつ、前記第2ドレイン-ドレイン接続層と前記第1ゲート-ゲート電極層との接続に用いられる、第2ドレイン-ゲート接続層と、を備える、半導体装置。
IPC (3件):
H01L 21/8244
, H01L 27/11
, H01L 21/768
FI (3件):
H01L 27/10 381
, H01L 21/90 A
, H01L 21/90 C
Fターム (61件):
5F033HH08
, 5F033HH09
, 5F033HH11
, 5F033HH12
, 5F033HH17
, 5F033HH18
, 5F033HH19
, 5F033HH32
, 5F033HH33
, 5F033JJ17
, 5F033JJ18
, 5F033JJ19
, 5F033JJ32
, 5F033JJ33
, 5F033KK01
, 5F033KK04
, 5F033KK08
, 5F033KK09
, 5F033KK11
, 5F033KK12
, 5F033KK17
, 5F033KK18
, 5F033KK19
, 5F033KK25
, 5F033KK32
, 5F033KK33
, 5F033MM01
, 5F033MM07
, 5F033MM08
, 5F033MM12
, 5F033MM13
, 5F033NN06
, 5F033NN07
, 5F033NN32
, 5F033PP15
, 5F033QQ08
, 5F033QQ09
, 5F033QQ28
, 5F033QQ30
, 5F033QQ34
, 5F033QQ37
, 5F033QQ48
, 5F033RR04
, 5F033SS11
, 5F033VV06
, 5F033VV16
, 5F033VV17
, 5F033WW00
, 5F033XX00
, 5F033XX01
, 5F033XX03
, 5F083BS05
, 5F083BS27
, 5F083BS48
, 5F083GA09
, 5F083JA36
, 5F083JA37
, 5F083JA39
, 5F083JA40
, 5F083NA08
, 5F083PR40
引用特許:
出願人引用 (11件)
全件表示
審査官引用 (3件)
前のページに戻る