特許
J-GLOBAL ID：200903063335161146

半導体装置の製造方法と半導体装置

発明者：
中村 俊二

中村 俊二 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-365333
公開番号（公開出願番号）：特開2001-185692
出願日： 1999年12月22日
公開日（公表日）： 2001年07月06日
要約：
【要約】【課題】 多層配線を有する半導体装置とその製造方法に関し、集積度が高く、低価格で高信頼性の半導体装置の製造方法を提供する。【解決手段】接続端子を有する半導体メモリ素子と周辺回路素子とを形成した半導体基板表面上に第1の絶縁層を形成し、表面から接続端子に達する孔を形成する。孔内に導電体を形成し、導電体を覆い、第1の絶縁層上に第2の絶縁層、その上に半導体メモリ素子を含む領域に開口を有し、周辺回路素子上を覆うマスク層を形成する。マスク層をマスクとし、開口内の第2及び第1の絶縁層をエッチして、導電体の側壁を露出する。導電体の露出した表面を覆うように、基板上にキャパシタ誘電体膜とセルプレート電極層を形成し、絶縁層上のセルプレート電極層を除去する。第2の接続端子上の導電体に接続する配線を形成する。
請求項（抜粋）：
(a)第1の接続端子を有する半導体メモリ素子と第2の接続端子を有する周辺回路素子とを形成した半導体基板表面上に絶縁層を形成する工程と、(b)前記絶縁層の表面から前記第1及び第2の接続端子に達する第1及び第2の孔を形成する工程と、(c)前記第1及び第2の孔内に第1及び第2の導電体を形成する工程と、(d)前記半導体メモリ素子を含む領域に開口を有し、前記周辺回路素子上を覆うマスク層を前記絶縁層上に形成する工程と、(e)前記マスク層をマスクとし、前記開口内の第1の孔内の前記第1の導電体をエッチし、その頂面を前記絶縁層表面より下方に移動させる工程と、(f)前記マスク層をマスクとし、前記開口内の前記絶縁層をエッチして、前記第1の導電体の側壁を露出する工程と、(g)前記第1の導電体の露出した表面を覆うように、基板上にキャパシタ誘電体膜を形成する工程と、(h)前記キャパシタ誘電体膜上にセルプレート電極層を形成する工程と、(i)前記絶縁層上の前記セルプレート電極層を除去する工程と、(j)前記第2の接続端子上の第2の導電体に接続する配線を形成する工程とを含む半導体装置の製造方法。
IPC (3件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 451
FI (4件)：
H01L 27/10 451 ,  H01L 27/10 621 B ,  H01L 27/10 651 ,  H01L 27/10 681 F
Fターム (24件)：
5F083AD10 ,  5F083AD24 ,  5F083GA09 ,  5F083JA06 ,  5F083JA14 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA44 ,  5F083JA53 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA01 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40 ,  5F083PR42 ,  5F083PR43 ,  5F083PR52 ,  5F083PR53
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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