特許
J-GLOBAL ID：200903064162768984

半導体装置及びその製造方法

発明者：
田川 幸雄

田川 幸雄 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平11-179897
公開番号（公開出願番号）：特開2001-007331
出願日： 1999年06月25日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 半導体装置及びその製造方法に関し、電流駆動能力を損なうことなく短チャネル効果を抑止しうる半導体装置の構造及びその製造方法を提供する。【解決手段】 第1導電型のチャネル領域32と、チャネル領域32により互いに分離された第2導電型のソース領域28及びドレイン領域30と、チャネル領域32とソース領域28との間に形成され、チャネル領域32よりもキャリア濃度が高い第1導電型のポケット領域34と、チャネル領域32とドレイン領域30との間に形成され、チャネル領域32よりもキャリア濃度が低い第1導電型のポケット領域36と、チャネル領域32上に絶縁膜14を介して形成されたゲート電極16とにより半導体装置を構成する。
請求項（抜粋）：
半導体基板に形成された第1導電型のチャネル領域と、前記半導体基板に形成され、前記チャネル領域により互いに分離された第2導電型のソース領域及びドレイン領域と、前記チャネル領域と前記ソース領域との間の前記半導体基板に形成され、前記チャネル領域よりもキャリア濃度が高い前記第1導電型の第1のポケット領域と、前記チャネル領域と前記ドレイン領域との間の前記半導体基板に形成され、前記チャネル領域よりもキャリア濃度が低い前記第1導電型の第2のポケット領域と、前記チャネル領域上に絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 29/786
FI (2件)：
H01L 29/78 301 S ,  H01L 29/78 618 F
Fターム (26件)：
5F040DA12 ,  5F040DA18 ,  5F040EB12 ,  5F040EC07 ,  5F040EE05 ,  5F040EF02 ,  5F040EH02 ,  5F040EM01 ,  5F040EM02 ,  5F040EM03 ,  5F040FA04 ,  5F040FA19 ,  5F040FC13 ,  5F110AA02 ,  5F110CC02 ,  5F110DD05 ,  5F110DD24 ,  5F110EE09 ,  5F110EE32 ,  5F110FF02 ,  5F110GG02 ,  5F110GG34 ,  5F110GG36 ,  5F110GG52 ,  5F110HJ13 ,  5F110HM15
引用特許：
出願人引用 (12件)
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審査官引用 (12件)
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