特許
J-GLOBAL ID：200903065578600850

不揮発性半導体記憶装置

発明者：
濱本 武史

濱本 武史 について

, 
三谷 秀徳

三谷 秀徳 について

, 
小倉 卓

小倉 卓 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-323352
公開番号（公開出願番号）：特開2005-092962
出願日： 2003年09月16日
公開日（公表日）： 2005年04月07日
要約：
【課題】 不揮発性メモリに記憶された冗長情報の読出を安定かつ正確に行ない、高効率かつ低コストの冗長救済を実現する。【解決手段】 PROM領域PAは、通常メモリセル領域NAのビット線方向に隣接する。通常メモリセル領域に対するデータ書込(通常書込)およびデータ読出(通常読出)と、PROM領域に対するデータ書込(冗長書込)とは、通常メモリセル領域側から行なう。PROM領域に対するデータ読出(冗長読出)は、PROM領域側から行なう。PROM領域PAでは、正規メモリセルと同構成のPROMセルが冗長サブビット線RSBに結合される。冗長書込時には、セレクトゲート領域SGA2にて、冗長サブビット線RSBとメインビット線MBLとが結合され、冗長読出時には、セレクトゲート領域SGAと同レイアウトの冗長ゲート領域RGAにて、冗長サブビット線RSBと冗長ビット線RBLとが結合される。【選択図】 図7
請求項（抜粋）：
複数の正規メモリセルと、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数の冗長メモリセルとが行列状に配置されたメモリアレイと、 前記メモリアレイのメモリセル列方向に隣接して配置され、置換救済に用いる冗長情報を記憶するためのプログラム回路とを備え、 前記プログラム回路は、 行列状に配置され、各々が前記正規メモリセルと同様の構成を有する複数のプログラムセルと、 前記プログラムセルの各列に対応して設けられる複数のサブビット線と、 前記プログラムセルの各行に対応して設けられる複数のプログラムワード線と、 前記正規メモリセルおよび前記プログラムセルによって共有されるメインビット線と、 前記プログラム回路から前記冗長情報を読出すための冗長読出ビット線とを含み、 さらに、前記プログラム回路に前記冗長情報を書込むためのプログラム情報書込動作において、前記メインビットと前記複数のサブビット線のうち書込対象に指定された選択サブビット線とを電気的に結合する第1の結合回路と、 データ読出動作の実行前に前記プログラム回路から前記冗長情報を読出すためのプログラム情報読出動作において、前記冗長読出ビット線と前記複数のサブビット線のうち読出対象に指定された選択サブビット線とを電気的に結合する第2の結合回路とを備える、不揮発性半導体記憶装置。
IPC (2件)：
G11C29/00 ,  G11C16/06
FI (3件)：
G11C29/00 603K ,  G11C29/00 603L ,  G11C17/00 639B
Fターム (16件)：
5B025AC01 ,  5B025AD04 ,  5B025AD08 ,  5B025AD09 ,  5B025AD13 ,  5B025AE01 ,  5B025AE08 ,  5L106AA10 ,  5L106CC09 ,  5L106CC13 ,  5L106CC16 ,  5L106CC17 ,  5L106CC24 ,  5L106EE07 ,  5L106FF08 ,  5L106GG07
引用特許：
出願人引用 (2件) 審査官引用 (4件)
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