特許
J-GLOBAL ID：200903068669036441

半導体装置の製造方法および製造装置

発明者：
井上 尚也

井上 尚也 について

, 
林 喜宏

林 喜宏 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-203127
公開番号（公開出願番号）：特開平11-054721
出願日： 1997年07月29日
公開日（公表日）： 1999年02月26日
要約：
【要約】【課題】 強誘電体または高誘電率体を用いる容量形成時の、成膜後大気にさらすなどの原因による容量膜と電極の界面が汚染や、容量膜表面の組成変動に起因する電気特性や信頼性の劣化を防止する。【解決手段】 容量を構成する積層構造を、大気から遮断された雰囲気で連続的に成膜を行うことにより、界面の汚染を防止する。また、容量膜成膜後の雰囲気を一定圧力に保つことにより、表面からの容量膜構成元素の脱離を低減し、表面組成の変動を防ぐ。上部電極をスパッタ成膜する場合は、成膜初期のスパッタガスに酸素を添加する。また、容量膜にPZTを用いる場合は、成膜後にアニールして相転移させることにより成膜温度を低下させることもできる。これらにより、容量部界面の汚染や組成変動を防止することが可能となる。
請求項（抜粋）：
半導体基板上の所定の領域に下部電極膜と複合金属酸化物よりなる容量膜と上部電極膜の積層構造からなる容量を有する半導体装置の製造方法において、前記下部電極膜、前記容量膜、前記上部電極膜を大気から遮断された雰囲気中で連続的に成膜する工程を有することを特徴とする半導体装置の製造方法。
IPC (8件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/203 ,  H01L 21/68 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 27/10 651 ,  H01L 21/203 S ,  H01L 21/68 A ,  H01L 27/10 451 ,  H01L 29/78 371
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM