特許
J-GLOBAL ID：200903072138640007
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平10-312823
公開番号（公開出願番号）：特開2000-138353
出願日： 1998年11月04日
公開日（公表日）： 2000年05月16日
要約：
【要約】【課題】 コンタクト領域の位置が浅く、且つ電荷保持特性が優れた半導体記憶装置およびその製造方法を提供するものである。【解決手段】 P型シリコン基板1中にトレンチ領域6が形成され、トレンチ領域6の下部および側壁下部には誘電体膜7が形成され、トレンチ領域6の側壁上部には第1の絶縁膜9およびコンタクト領域が形成され、トレンチ領域6内は導電体膜8が形成されている。また、P型シリコン基板1中にはトレンチ領域6の一部にかけて、素子分離10が形成され、さらに、N型のソース・ドレイン拡散層14が形成されている。導電体膜8およびソース・ドレイン拡散層14は、トレンチ領域6の側壁上部に形成されたコンタクト領域を介して電気的に接続されている。P型シリコン基板1上には、シリコンオキシナイトライドからなるゲート絶縁膜12が形成され、ゲート絶縁膜12上にゲート電極13が形成されている。パスワード線13bはトレンチ領域6上を通過している。
請求項（抜粋）：
第一導電型の半導体基板と、前記半導体基板の上面の所定の位置に形成され、且つ所定の深さを有するトレンチ領域と、前記トレンチ領域の下部および側壁下部に形成された誘電体膜と、前記トレンチ領域の側壁上部に形成された第1の絶縁膜と、前記トレンチ領域内を埋めるように形成された導電体膜と、前記半導体基板の上面から所定の深さに形成され且つ前記誘電体膜に接している第二導電型のプレート拡散層と、前記半導体基板および前記導電体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極と、前記半導体基板表面に形成され且つ前記導電体膜と前記トレンチ領域の表面で電気的に接続されているソース/ドレイン拡散層とにより構成されたトランジスタと、前記導電体膜上に前記ゲート絶縁膜を介して形成された第2のゲート電極とを具備することを特徴とする半導体記憶装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
5F083AD17
, 5F083GA30
, 5F083JA05
, 5F083JA33
, 5F083MA01
, 5F083MA17
, 5F083NA01
