特許

J-GLOBAL ID：200903073285709833

半導体集積回路装置

発明者： 鈴川 一文 ,  藤戸 正道 ,  河合 洋造 ,  品川 裕
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-142003
公開番号（公開出願番号）：特開平11-340806
出願日： 1998年05月25日
公開日（公表日）： 1999年12月10日
要約：

【要約】 (修正有)【課題】 スタンバイ時においてMOSFETのゲート酸化膜に印加される電圧を小さくし、スタンバイ電流判定のためのIddQ試験等を容易に実施できるようにする。【解決手段】 論理回路部LCのCMOS論理ゲートを構成するPチャンネルMOSFETP1のソースと電源電圧VCCとの間に、そのゲート電位VPが、通常動作時は電源電圧VCCより絶対値の大きな第1の電位とされ、待機時には電源電圧VCCと同電位又は電源電圧VCCより絶対値の小さな第2の電位とされるNチャンネルMOSFETN51を設けるとともに、CMOS論理ゲートを構成するNチャンネルMOSFETN1のソースと接地電位VSSとの間に、そのゲート電位VMが、通常動作時は接地電位VSSより低い負電位の第3の電位とされ、待機時には接地電位VSSと同電位又は接地電位VSSよりやや高い第4の電位とされるPチャンネルMOSFETP51を設ける。

請求項（抜粋）：

第1導電型の第1のMOSFETと、上記第1のMOSFETのソースと電源電圧供給点との間に設けられ、そのゲート電位が、通常動作時、上記電源電圧より絶対値の大きな第1の電位とされ、待機時には、上記電源電圧と同電位又は上記電源電圧より絶対値の小さな第2の電位とされる第2導電型の第2のMOSFETとを含んでなることを特徴とする半導体集積回路装置。

IPC (6件)：

H03K 19/00 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H03K 19/0175 ,  H03K 19/094

FI (5件)：

H03K 19/00 A ,  H01L 27/08 321 L ,  H01L 29/78 301 X ,  H03K 19/00 101 M ,  H03K 19/094 D

引用特許：

審査官引用 (8件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平10-139431   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
• 特開平4-178019
  
• 半導体回路
  公報種別：公開公報   出願番号：特願平5-294063   出願人：ソニー株式会社
• CMIS型集積回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-326988   出願人：沖電気工業株式会社
• 特開平4-178019
  
• 低電圧SOI型論理回路
  公報種別：公開公報   出願番号：特願平7-157647   出願人：日本電信電話株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-071564   出願人：株式会社東芝
• 半導体回路
  公報種別：公開公報   出願番号：特願平4-094070   出願人：株式会社日立製作所