特許
J-GLOBAL ID：200903073632347114

半導体装置及びその製造方法

発明者：
西森 独志

西森 独志 について

, 
太田 裕之

太田 裕之 について

, 
熊谷 幸博

熊谷 幸博 について

, 
内山 士郎

内山 士郎 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

, 
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (1件)： ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2006-264244
公開番号（公開出願番号）：特開2008-085126
出願日： 2006年09月28日
公開日（公表日）： 2008年04月10日
要約：
【課題】本発明は、貫通電極を備えた半導体基板に、熱処理を行ったことによる応力の増大を抑制できる高信頼な半導体装置を提供する。【解決手段】貫通電極の導電膜材料として、熱処理によって膜応力が一度引張応力側に変化してピークをもち、さらに高温熱処理によって圧縮応力側に変化する材料を用いる。半導体基板11を貫通する貫通電極15中の貫通導電膜12の成膜を複数回に分ける。例えば、第一層目導電膜12aの成膜の後には、膜応力がピークをもつ熱処理温度以上まで温度を上げて熱処理を行い、第一層目の導電膜の応力緩和の行う。そして、更に導電膜で貫通孔を埋め込む。【選択図】図1
請求項（抜粋）：
半導体基板と、前記半導体基板に設けられた貫通孔と、前記貫通孔の少なくとも内壁に形成された絶縁膜と、前記絶縁膜内に形成された貫通電極と、を少なくとも有し、前記貫通電極が、直接または接続配線を介して接続部材に接続される半導体装置であって、 前記貫通電極は、少なくとも2回の成膜によって形成された複数層の貫通電極用導電膜を有して構成され、 前記貫通電極用導電膜として用いる材料は、その膜応力が、当該半導体装置の製造中の、熱処理温度より低い温度に最大値を有することを特徴とする半導体装置。
IPC (3件)：
H01L 21/320 ,  H01L 23/52 ,  H01L 23/12
FI (2件)：
H01L21/88 J ,  H01L23/12 501P
Fターム (28件)：
5F033JJ03 ,  5F033JJ04 ,  5F033JJ05 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033MM30 ,  5F033NN05 ,  5F033NN06 ,  5F033NN33 ,  5F033NN34 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ07 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ31 ,  5F033QQ48 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR06 ,  5F033TT02 ,  5F033TT07 ,  5F033VV16 ,  5F033XX17 ,  5F033XX19
引用特許：
出願人引用 (1件) 審査官引用 (8件)
全件表示

前のページに戻る

TOP

BOTTOM