特許
J-GLOBAL ID：200903073641993479

半導体装置及びその製造方法

発明者：
小西 淳一

小西 淳一 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-011687
公開番号（公開出願番号）：特開2000-216376
出願日： 1999年01月20日
公開日（公表日）： 2000年08月04日
要約：
【要約】【課題】 ゲート電極端部への電流の集中を防止する。【解決手段】 シリコン基板1上に、ゲート酸化膜7を介して、ゲート電極9aと、ゲート電極9aと同じ工程で形成された複数の島状ゲート電極9bがゲート電極9aに沿って形成されている。ゲート酸化膜7、ゲート電極9a及び島状ゲート電極9bの側壁に酸化膜サイドウォール11が形成されている。シリコン基板1には拡散層13が形成されている。拡散層13上のシリコン基板1表面、ゲート電極9a上面及び島状ゲート電極9b上面にチタンシリサイド層15a,15bが形成されている。ゲート電極9a、島状ゲート電極9b間のフィールド幅x’及び島状ゲート電極9b,9b間のフィールド幅x’は0.3μmであり、その領域のチタンシリサイド層15aは細線効果を生じるので、ゲート電極9aに隣接する拡散層領域の抵抗値が上昇する。
請求項（抜粋）：
第1の導電型のシリコン基板上に、ゲート絶縁膜を介して、帯状のゲート電極、及び前記ゲート電極から所定の距離だけ離れ、かつ各々の間隔も所定の距離だけ離れて複数の島状ゲート電極が形成され、前記ゲート電極領域及び前記島状ゲート電極領域を除くシリコン基板には第2の導電型の拡散層が形成され、少なくとも前記拡散層上に金属シリサイドが形成されており、前記ゲート電極、前記島状ゲート電極間の金属シリサイド形成領域の幅寸法及び隣接する前記島状ゲート電極間の金属シリサイド形成領域の幅寸法は、その金属シリサイド形成領域上に形成された金属シリサイドがシリサイドの細線効果を生じる寸法であることを特徴とする半導体装置。
IPC (6件)：
H01L 29/78 ,  H01L 21/28 301 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088
FI (5件)：
H01L 29/78 301 X ,  H01L 21/28 301 D ,  H01L 27/04 H ,  H01L 27/08 102 C ,  H01L 29/78 301 K
Fターム (45件)：
4M104AA01 ,  4M104BB01 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD79 ,  4M104DD84 ,  4M104DD88 ,  4M104DD89 ,  4M104FF14 ,  4M104GG09 ,  5F038BH02 ,  5F038BH07 ,  5F038BH13 ,  5F040DA00 ,  5F040DA25 ,  5F040DB01 ,  5F040DB10 ,  5F040DC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EC21 ,  5F040EH02 ,  5F040EK01 ,  5F040FA03 ,  5F040FA05 ,  5F040FA19 ,  5F040FC19 ,  5F048AB06 ,  5F048AB07 ,  5F048AC01 ,  5F048AC10 ,  5F048BA01 ,  5F048BB02 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BG12 ,  5F048CC01 ,  5F048CC03 ,  5F048CC09 ,  5F048CC18 ,  5F048DA25
引用特許：
審査官引用 (7件)
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