特許
J-GLOBAL ID：200903077403746264

貼り合せ基板の製造方法

発明者：
横川 功

横川 功 について

, 
富澤 進一

富澤 進一 について


出願人/特許権者：
信越半導体株式会社

信越半導体株式会社 について


代理人 (1件)： 好宮 幹夫
公報種別：公開公報
出願番号（国際出願番号）：特願2002-116540
公開番号（公開出願番号）：特開2003-309101
出願日： 2002年04月18日
公開日（公表日）： 2003年10月31日
要約：
【要約】【課題】 薄膜SOI基板に代表される貼り合わせ基板のブリスター不良を低減し、ブリスター不良のない貼り合せ基板の製造歩留を向上させる。【解決手段】 貼り合せ基板の製造方法であって、少なくとも、二枚の基板をSC-1洗浄する工程と、該洗浄した基板を乾燥する工程と、該乾燥した基板を接合する工程と、該接合した基板の一方を薄膜化する工程を含み、前記SC-1洗浄する工程における洗浄液の温度を25°C以上60°C以下とする貼り合せ基板の製造方法。
請求項（抜粋）：
貼り合せ基板の製造方法であって、少なくとも、二枚の基板をSC-1洗浄する工程と、該洗浄した基板を乾燥する工程と、該乾燥した基板を接合する工程と、該接合した基板の一方を薄膜化する工程を含み、前記SC-1洗浄する工程における洗浄液の温度を25°C以上60°C以下とすることを特徴とする貼り合せ基板の製造方法。
IPC (5件)：
H01L 21/304 648 ,  H01L 21/02 ,  H01L 21/265 ,  H01L 21/762 ,  H01L 27/12
FI (5件)：
H01L 21/304 648 G ,  H01L 21/02 B ,  H01L 27/12 B ,  H01L 21/265 Q ,  H01L 21/76 D
Fターム (6件)：
5F032AA06 ,  5F032AA91 ,  5F032DA33 ,  5F032DA60 ,  5F032DA71 ,  5F032DA74
引用特許：
審査官引用 (6件)
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