特許
J-GLOBAL ID：200903077657177391

マルチプロセッサシステムおよびマルチプロセッサシステムにおける復旧方法

発明者：
廣瀬 佳生

廣瀬 佳生 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 大菅 義之 ,  久木元 彰
公報種別：公開公報
出願番号（国際出願番号）：特願2007-070194
公開番号（公開出願番号）：特開2008-234117
出願日： 2007年03月19日
公開日（公表日）： 2008年10月02日
要約：
【課題】低価格で信頼性の高いマルチプロセッサシステムを提供する。【解決手段】アプリケーションA〜Hは、それぞれプロセッサエレメントPE0〜PE7上で動作して制御データA〜Hを生成する。制御データA〜Hは、それぞれ出力バッファ領域3A〜3Hに書き込まれた後、対応する制御対象装置41A〜41Hへ転送される。各制御データA〜Hは、それぞれ2つの出力モニタA〜Hによりチェックされる。プロセッサエレメントの故障によりアプリケーションが再配置されたときは、それに応じて出力モニタも再配置される。【選択図】図4
請求項（抜粋）：
複数のプロセッサエレメントを備えるマルチプロセッサシステムであって、 制御対象装置を制御するための制御データを生成する複数の制御データ生成手段と、 対応する制御データ生成手段により生成される制御データを監視する複数の監視手段と、 前記複数の制御データ生成手段を前記複数のプロセッサエレメントに割り当てる第1の割当て手段と、 前記複数の制御データ生成手段の割当てに基づいて、各制御データ生成手段により生成される制御データが異なるプロセッサエレメント上で動作する2以上の対応する監視手段により監視されるように、前記複数の監視手段を前記複数のプロセッサエレメントに割り当てる第2の割当て手段と、 を有することを特徴とするマルチプロセッサシステム。
IPC (1件)：
G06F 11/16
FI (1件)：
G06F11/16 310C
Fターム (4件)：
5B034BB11 ,  5B034BB15 ,  5B034CC01 ,  5B034DD02
引用特許：
出願人引用 (4件)
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審査官引用 (11件)
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