集積回路デバイス内の相互接続構造体

発明者： , , , , ,
出願人/特許権者：
代理人 (4件)：坂口博 , 市位嘉宏 , 上野剛史 , 太佐種一
公報種別：公表公報
出願番号（国際出願番号）：特願2006-516156
公開番号（公開出願番号）：特表2009-514187
出願日： 2004年06月16日
公開日（公表日）： 2009年04月02日
要約：

【課題】フォトレジスト汚染の問題に悩まされないデュアル・ダマシン構造体を形成する方法を提供すること。【解決手段】本発明は、集積回路デバイス内のデュアル・ダマシン相互接続構造体の製造に関する。具体的には、平坦化材料及び拡散障壁材料を用いて、低kの誘電体薄膜内にシングル又はデュアル・ダマシン構造体を形成するための方法が開示される。この方法の好ましいデュアル・ダマシンの実施形態において、最初に誘電体材料にビアを形成し、次にビア内及び誘電体材料上に平坦化材料を付着させ、平坦化材料上に障壁材料を付着させる。次に、リソグラフィにより像形成材料にトレンチが形成され、障壁材料を通して平坦化材料がエッチングされ、トレンチ・パターンが誘電体材料に転写される。これらのエッチング・ステップの過程の間及び該エッチング・ステップの過程に続いて、像形成材料、障壁材料及び平坦化材料が除去される。次に、結果として得られるデュアル・ダマシン構造を金属化することができる。この方法を用いる場合、層間誘電体材料によるフォトレジスト汚染の問題が軽減される。【選択図】図6

請求項（抜粋）：

半導体基板上にエッチング・パターンを形成する方法であって、基板上に薄膜を付着させるステップと、前記薄膜上に平坦化材料の層を付着させるステップと、前記平坦化材料層上に障壁材料の層を付着させるステップと、前記障壁材料層上に少なくとも1つの像形成材料の層を付着させるステップと、前記像形成材料層、前記障壁材料層及び前記平坦化材料層に少なくとも1つの第1のパターン形状を形成するステップと、前記平坦化材料に前記第1のパターン形状を形成した後又は該平坦化材料に該第1のパターン形状を形成すると同時に、前記像形成材料を除去するステップと、前記第1のパターン形状を前記薄膜に転写するステップと、前記第1のパターン形状を前記薄膜に転写した後又は該第1のパターン形状を該薄膜に転写すると同時に、前記障壁層を除去するステップと、前記平坦化材料を除去するステップとを含むことを特徴とする方法。

IPC (1件)：

H01L 21/768

FI (1件)：

H01L21/90 A

Fターム (28件)：

5F033HH11 , 5F033JJ11 , 5F033KK11 , 5F033MM02 , 5F033PP27 , 5F033PP33 , 5F033QQ09 , 5F033QQ13 , 5F033QQ28 , 5F033QQ48 , 5F033QQ74 , 5F033RR01 , 5F033RR05 , 5F033RR06 , 5F033RR09 , 5F033RR11 , 5F033RR29 , 5F033SS04 , 5F033SS08 , 5F033SS10 , 5F033SS15 , 5F033TT07 , 5F033TT08 , 5F033WW03 , 5F033WW09 , 5F033XX01 , 5F033XX21 , 5F033XX24

引用特許：

出願人引用 (6件)

米国特許第6,147,009号明細書
米国出願第2001/0036748号明細書
米国特許第6,140,226号明細書

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審査官引用 (6件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願2001-381504 出願人：株式会社東芝
パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置
公報種別：公開公報出願番号：特願平9-258965 出願人：ソニー株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平3-267417 出願人：日本電気株式会社

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引用文献：

審査官引用 (1件)

A manufacturable copper/low-k SiOC/SiCN process technology for 90 nm-node high performance eDRAM

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