特許
J-GLOBAL ID：200903078824894366

半導体記憶装置及びその製造方法

発明者：
松永 泰彦

松永 泰彦 について

, 
荒井 史隆

荒井 史隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-231578
公開番号（公開出願番号）：特開2006-049728
出願日： 2004年08月06日
公開日（公表日）： 2006年02月16日
要約：
【課題】一列配置されるビット線コンタクトCBの形成予定領域におけるボイドの発生を回避する。【解決手段】半導体チップ100上に搭載され、ビット線BLと、ビット線に直交するソース線SL及びワード線WLを備える半導体記憶装置において、ビット線方向に配列されたワード線の両端部に隣接して、ワード線に平行に配列されるビット線側選択ゲート線SGD及びソース線側選択ゲート線SGSと、ビット線とワード線の交差部に配置されるメモリセルトランジスタMT及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタSTと、ビット線側選択ゲート線間においてワード線方向に配置されるビット線コンタクトCBと、ソース線側選択ゲート線間においてワード線方向に配置されるソース線コンタクトCSとを備え、ビット線側選択ゲート線間の間隔L1が、ソース線側選択ゲート線間の間隔L2よりも大きい半導体記憶装置。【選択図】図1
請求項（抜粋）：
複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、 前記複数のワード線群の内の一対のワード線群の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、 前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、 前記ビット線と前記ワード線の交差部に配置されるメモリセルトランジスタ及び前記ビット線と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、 前記一対のビット線側選択ゲート線の間に配置されるビット線コンタクトと、 前記一対のソース線側選択ゲート線の間に配置されるソース線コンタクト とを備え、前記一対のビット線側選択ゲート線の間の間隔が、前記一対のソース線側選択ゲート線の間の間隔よりも大きいことを特徴とする半導体記憶装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 21/768
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L21/90 C
Fターム (50件)：
5F033HH04 ,  5F033HH25 ,  5F033JJ04 ,  5F033KK01 ,  5F033MM08 ,  5F033MM15 ,  5F033NN06 ,  5F033NN19 ,  5F033NN40 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ58 ,  5F033QQ74 ,  5F033QQ75 ,  5F033RR15 ,  5F033TT08 ,  5F033UU03 ,  5F033VV06 ,  5F033VV16 ,  5F033XX01 ,  5F033XX28 ,  5F033XX31 ,  5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083EP77 ,  5F083EP79 ,  5F083JA56 ,  5F083LA21 ,  5F083MA02 ,  5F083MA03 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083PR40 ,  5F101BA01 ,  5F101BB05 ,  5F101BD02 ,  5F101BD10 ,  5F101BD22 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BH19
引用特許：
出願人引用 (3件) 審査官引用 (7件)
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