特許
J-GLOBAL ID：200903080495343455
不揮発性半導体記憶装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (7件)：
三好 秀和
, 岩▲崎▼ 幸邦
, 川又 澄雄
, 中村 友之
, 伊藤 正和
, 高橋 俊一
, 高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2006-170121
公開番号（公開出願番号）：特開2008-004614
出願日： 2006年06月20日
公開日（公表日）： 2008年01月10日
要約：
【課題】短チャネル特性に優れ、書き込み特性及び保持特性に優れる不揮発性半導体記憶装置及び製造方法。【解決手段】半導体領域10と、半導体領域10に配置され,列方向に延伸する素子分離領域13と、素子分離領域13に挟まれた半導体領域10上に配置され,行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層12と、選択エピタキシャル成長層12に配置されたソース/ドレイン領域と、素子分離領域13に挟まれ,ソース/ドレイン領域間の選択エピタキシャル成長層12上に配置されたゲート絶縁膜14と、素子分離領域13に挟まれ,ゲート絶縁膜14上に配置されたフローティングゲート電極層15と、フローティングゲート電極層15,及び素子分離領域13の上部表面に配置されたゲート間絶縁膜16と、ゲート間絶縁膜16上に配置され,行方向に延伸するコントロールゲート電極層17とを備える。【選択図】図4
請求項（抜粋）：
半導体領域と、
前記半導体領域に配置され,列方向に延伸する素子分離領域と、
前記素子分離領域挟まれた前記半導体領域上に配置され,行方向に沿う断面が凸部形状を有する半導体層と、
前記半導体層に配置されたソース/ドレイン領域と、
前記素子分離領域に挟まれ,前記ソース/ドレイン領域間の前記半導体層上に配置されたゲート絶縁膜と、
前記素子分離領域に挟まれ,前記ゲート絶縁膜上に配置されたフローティングゲート電極層と、
前記フローティングゲート電極層,及び前記素子分離領域の上部表面に配置されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に配置され,行方向に延伸するコントロールゲート電極層
とを備えることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/824
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L29/78 371
, H01L27/10 434
5F083EP03
, 5F083EP18
, 5F083EP22
, 5F083EP23
, 5F083EP32
, 5F083EP43
, 5F083EP55
, 5F083EP76
, 5F083EP77
, 5F083EP79
, 5F083GA22
, 5F083HA02
, 5F083JA04
, 5F083JA19
, 5F083JA35
, 5F083NA01
, 5F083NA06
, 5F083PR05
, 5F083PR25
, 5F083ZA28
, 5F101BA12
, 5F101BA29
, 5F101BA36
, 5F101BA45
, 5F101BB02
, 5F101BB05
, 5F101BB17
, 5F101BD02
, 5F101BD12
, 5F101BD22
, 5F101BD30
, 5F101BD33
, 5F101BD34
, 5F101BH11
, 5F101BH15
