特許
J-GLOBAL ID:200903081382253111

半導体装置およびその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2004-130834
公開番号(公開出願番号):特開2005-317583
出願日: 2004年04月27日
公開日(公表日): 2005年11月10日
要約:
【課題】 MISFETのゲート絶縁膜の欠陥密度を抑え、充分な電気特性を得ながら、かつ、ゲート絶縁膜の酸化シリコン換算膜厚(EOT)を1.0nm以下とする半導体装置を提供することである。【解決手段】 シリコン基板1の主面に形成されたゲート絶縁膜2と、ゲート絶縁膜2上に形成されたゲート電極3とを有し、ゲート絶縁膜2が、酸化金属層と酸化シリコン層とから形成された金属シリケート層を含み、その金属シリケート層が、前記シリコン基板1側から前記ゲート電極3側に向けて金属およびシリコンの濃度勾配を持って形成されることを特徴とするMISFETQn、Qpを形成する。【選択図】 図4
請求項(抜粋):
シリコン基板と、前記シリコン基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するMISFETを備えた半導体装置であって、 前記ゲート絶縁膜は、酸化シリコン層と酸化金属層とから形成された金属シリケート層を含み、 前記金属シリケート層を構成するシリコンおよび金属は、前記シリコン基板側から前記ゲート電極側に向けて濃度勾配を持っていることを特徴とする半導体装置。
IPC (4件):
H01L29/78 ,  H01L21/316 ,  H01L21/8238 ,  H01L27/092
FI (3件):
H01L29/78 301G ,  H01L21/316 X ,  H01L27/08 321D
Fターム (58件):
5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB11 ,  5F048BC06 ,  5F048BF02 ,  5F048BF07 ,  5F048BF15 ,  5F048BF16 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F058BA20 ,  5F058BC02 ,  5F058BC03 ,  5F058BD02 ,  5F058BD04 ,  5F058BD05 ,  5F058BF06 ,  5F058BF27 ,  5F058BF29 ,  5F058BJ01 ,  5F140AA01 ,  5F140AA24 ,  5F140AB03 ,  5F140BA01 ,  5F140BC06 ,  5F140BD01 ,  5F140BD13 ,  5F140BD15 ,  5F140BD17 ,  5F140BE07 ,  5F140BE09 ,  5F140BE14 ,  5F140BE17 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG11 ,  5F140BG12 ,  5F140BG14 ,  5F140BG43 ,  5F140BG52 ,  5F140BG53 ,  5F140BH15 ,  5F140BJ07 ,  5F140BJ11 ,  5F140BJ17 ,  5F140BJ20 ,  5F140BK02 ,  5F140BK13 ,  5F140CA02 ,  5F140CA03 ,  5F140CB04 ,  5F140CC03 ,  5F140CE07
引用特許:
出願人引用 (2件) 審査官引用 (4件)
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