特許
J-GLOBAL ID:200903083508488902
半導体装置および半導体装置の製造方法
発明者:
出願人/特許権者:
代理人 (1件):
船橋 國則
公報種別:公開公報
出願番号(国際出願番号):特願2007-124264
公開番号(公開出願番号):特開2008-282901
出願日: 2007年05月09日
公開日(公表日): 2008年11月20日
要約:
【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークの発生を防止することを可能とする。【解決手段】半導体基板11の素子形成領域12を挟むようにして該半導体基板11に埋め込んで形成された素子分離領域13と、ゲート絶縁膜21を介して素子形成領域12を横切るように形成されたゲート電極22と、ゲート電極22の両側の素子形成領域12に形成されたソース・ドレイン領域27、28とを備え、ゲート電極22下における素子形成領域12からなるチャネル領域14が素子分離領域13より突出するように形成されていて、ソース・ドレイン領域27、28は素子分離領域14の表面より深い位置まで形成されていることを特徴とする。【選択図】図1
請求項(抜粋):
半導体基板の素子形成領域を挟むようにして該半導体基板に埋め込んで形成された素子分離領域と、
前記素子形成領域上にゲート絶縁膜を介して前記素子形成領域を横切るように形成されたゲート電極と、
前記ゲート電極の両側の前記素子形成領域に形成されたソース・ドレイン領域とを備え、
前記ゲート電極下における前記素子形成領域からなるチャネル領域が前記素子分離領域より突出するように形成されていて、
前記ソース・ドレイン領域は前記素子分離領域の表面より深い位置まで形成されている
ことを特徴とする半導体装置。
IPC (6件):
H01L 29/78
, H01L 21/336
, H01L 21/823
, H01L 27/092
, H01L 27/08
, H01L 21/76
FI (10件):
H01L29/78 301X
, H01L29/78 301R
, H01L29/78 301P
, H01L29/78 301G
, H01L27/08 321A
, H01L27/08 321C
, H01L27/08 321D
, H01L27/08 321E
, H01L27/08 331A
, H01L21/76 L
Fターム (71件):
5F032AA35
, 5F032AA44
, 5F032AA84
, 5F032BA01
, 5F032BA05
, 5F032BB06
, 5F032CA17
, 5F032DA02
, 5F032DA78
, 5F048AA04
, 5F048AA07
, 5F048AC03
, 5F048BA01
, 5F048BA14
, 5F048BB01
, 5F048BB05
, 5F048BB09
, 5F048BB11
, 5F048BB12
, 5F048BB14
, 5F048BB19
, 5F048BC01
, 5F048BC05
, 5F048BC06
, 5F048BC15
, 5F048BD01
, 5F048BD04
, 5F048BF06
, 5F048BF11
, 5F048BF16
, 5F048BG13
, 5F048DA25
, 5F048DA27
, 5F048DA30
, 5F140AA05
, 5F140AA24
, 5F140AC28
, 5F140BA01
, 5F140BB05
, 5F140BD04
, 5F140BD11
, 5F140BE03
, 5F140BE16
, 5F140BF01
, 5F140BF04
, 5F140BF05
, 5F140BG04
, 5F140BG09
, 5F140BG12
, 5F140BG14
, 5F140BG36
, 5F140BG39
, 5F140BG40
, 5F140BG53
, 5F140BH06
, 5F140BH14
, 5F140BH27
, 5F140BJ01
, 5F140BJ08
, 5F140BK02
, 5F140BK09
, 5F140BK13
, 5F140BK18
, 5F140BK21
, 5F140BK34
, 5F140CB04
, 5F140CB10
, 5F140CC01
, 5F140CC08
, 5F140CC13
, 5F140CE07
引用特許:
出願人引用 (3件)
審査官引用 (6件)
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