特許
J-GLOBAL ID：200903083606823205

半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器

発明者：
花岡 輝直

花岡 輝直 について

, 
和田 健嗣

和田 健嗣 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-125581
公開番号（公開出願番号）：特開2002-208655
出願日： 2001年04月24日
公開日（公表日）： 2002年07月26日
要約：
【要約】【課題】 積み重ねた半導体素子相互の電気的な接続を高い信頼性をもって容易に図ることができ、かつ小型化を図ることができる半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器を提供することにある。【解決手段】 半導体装置の製造方法は、第1の面に複数の電極2を有する半導体素子6に貫通穴4を形成する第1工程と、電極2と電気的に接続され、貫通穴4の内壁面から第1の面上及び第1の面と対向する第2の面上に至るように導電層8を形成する第2工程と、を含み、第2工程で、第1の面及び第2の面において接続部14を備えるように、かつ、複数の電極2のうち、少なくとも2つの電極2の間隔は第1の面及び第2の面の少なくともいずれか一方における接続部14の間隔とは異なるように導電層8を形成する。
請求項（抜粋）：
第1の面に複数の電極を有する半導体素子に貫通穴を形成する第1工程と、前記電極と電気的に接続され、前記貫通穴の内壁面から前記第1の面上及び前記第1の面と対向する第2の面上に至るように導電層を形成する第2工程と、を含み、前記第2工程で、前記第1の面及び前記第2の面において接続部を備えるように、かつ、複数の前記電極のうち、少なくとも2つの前記電極の間隔は前記第1の面及び前記第2の面の少なくともいずれか一方における前記接続部の間隔とは異なるように前記導電層を形成する半導体装置の製造方法。
IPC (4件)：
H01L 23/12 501 ,  H01L 21/3205 ,  H01L 21/60 ,  H01L 23/52
FI (7件)：
H01L 23/12 501 P ,  H01L 21/88 J ,  H01L 21/88 T ,  H01L 21/92 602 F ,  H01L 21/92 604 B ,  H01L 21/92 604 E ,  H01L 23/52 C
Fターム (28件)：
5F033HH07 ,  5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH12 ,  5F033HH13 ,  5F033JJ07 ,  5F033JJ11 ,  5F033JJ13 ,  5F033KK07 ,  5F033KK11 ,  5F033KK13 ,  5F033MM30 ,  5F033NN32 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ11 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ53 ,  5F033RR04 ,  5F033RR06 ,  5F033RR22 ,  5F033RR27 ,  5F033SS11 ,  5F033SS21 ,  5F033VV07
引用特許：
出願人引用 (8件)
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審査官引用 (8件)
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