特許
J-GLOBAL ID:200903084847538966
半導体装置およびその作製方法
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2001-352046
公開番号(公開出願番号):特開2003-152191
出願日: 2001年11月16日
公開日(公表日): 2003年05月23日
要約:
【要約】【課題】 半導体装置において、今後のさらなる高精細化(画素数の増大)及び小型化に伴う各表示画素ピッチの微細化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。【解決手段】 本発明は、絶縁膜14を間に挟んで異なる層に複数の半導体層13、15を設け、レーザー光で結晶化した後、各半導体層(結晶構造を有する半導体層16、17)で逆スタガ構造のnチャネル型TFTとトップゲート構造のpチャネル型TFT30とをそれぞれ形成して集積し、CMOS回路規模を小さくする。
請求項(抜粋):
絶縁表面上に、結晶構造を有する半導体膜からなる第1の半導体層を有する第1の素子と、前記第1の半導体層上に絶縁膜と、該絶縁膜上に結晶構造を有する半導体膜からなる第2の半導体層を有する第2の素子とを有し、前記第1の半導体層と前記第2の半導体層の間には前記絶縁膜のみを有しており、前記第1の半導体層の一部は、前記絶縁膜を挟んで前記第2の半導体層の一部と重なっていることを特徴とする半導体装置。
IPC (11件):
H01L 29/786
, G02F 1/1368
, G09F 9/00 342
, G09F 9/30 338
, G09F 9/35
, H01L 21/20
, H01L 21/336
, H01L 21/8238
, H01L 27/00 301
, H01L 27/092
, H01S 3/00
FI (11件):
G02F 1/1368
, G09F 9/00 342 Z
, G09F 9/30 338
, G09F 9/35
, H01L 21/20
, H01L 27/00 301 A
, H01S 3/00 A
, H01L 29/78 613 Z
, H01L 29/78 613 A
, H01L 29/78 627 G
, H01L 27/08 321 G
Fターム (119件):
2H092JA00
, 2H092JA28
, 2H092JA31
, 2H092JA34
, 2H092JA37
, 2H092JB41
, 2H092JB44
, 2H092JB56
, 2H092KA05
, 2H092MA13
, 2H092MA17
, 2H092MA30
, 2H092NA27
, 5C094AA05
, 5C094AA15
, 5C094BA03
, 5C094BA43
, 5C094CA19
, 5C094DA15
, 5C094EA04
, 5C094EA07
, 5C094JA11
, 5F048AC04
, 5F048BA16
, 5F048BA19
, 5F048BB09
, 5F048BC11
, 5F048BC18
, 5F048BE08
, 5F048BG07
, 5F048CB10
, 5F052AA02
, 5F052AA24
, 5F052BB02
, 5F052BB04
, 5F052DA01
, 5F052DA02
, 5F052DA03
, 5F052DB02
, 5F052DB03
, 5F052DB07
, 5F052JA01
, 5F072RR05
, 5F072YY08
, 5F110AA04
, 5F110BB02
, 5F110BB04
, 5F110BB06
, 5F110BB07
, 5F110BB11
, 5F110CC02
, 5F110CC08
, 5F110DD01
, 5F110DD02
, 5F110DD03
, 5F110DD12
, 5F110DD15
, 5F110DD17
, 5F110EE02
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE09
, 5F110EE14
, 5F110EE28
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF09
, 5F110FF23
, 5F110FF27
, 5F110FF28
, 5F110FF30
, 5F110FF32
, 5F110FF36
, 5F110GG01
, 5F110GG02
, 5F110GG13
, 5F110GG25
, 5F110GG30
, 5F110GG32
, 5F110GG34
, 5F110GG43
, 5F110GG45
, 5F110GG47
, 5F110HJ01
, 5F110HJ04
, 5F110HJ12
, 5F110HJ13
, 5F110HJ23
, 5F110HM14
, 5F110HM15
, 5F110NN03
, 5F110NN24
, 5F110NN27
, 5F110NN71
, 5F110NN73
, 5F110NN78
, 5F110PP03
, 5F110PP04
, 5F110PP05
, 5F110PP06
, 5F110PP11
, 5F110PP23
, 5F110PP24
, 5F110PP29
, 5F110PP34
, 5F110QQ09
, 5F110QQ11
, 5F110QQ19
, 5F110QQ21
, 5F110QQ28
, 5G435AA01
, 5G435AA18
, 5G435BB12
, 5G435CC09
, 5G435KK05
, 5G435KK09
引用特許:
出願人引用 (8件)
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審査官引用 (9件)
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薄膜半導体の製造方法
公報種別:公開公報
出願番号:特願平9-072247
出願人:三菱電機株式会社
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公報種別:公開公報
出願番号:特願平4-164593
出願人:三菱電機株式会社
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特開平4-068565
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薄膜トランジスタ及びその製造方法
公報種別:公開公報
出願番号:特願平8-309238
出願人:シャープ株式会社
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半導体装置の製造方法
公報種別:公開公報
出願番号:特願平11-361189
出願人:三洋電機株式会社
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半導体装置
公報種別:公開公報
出願番号:特願平6-237895
出願人:新日本製鐵株式会社
-
半導体装置及びその作製方法
公報種別:公開公報
出願番号:特願平4-035733
出願人:キヤノン株式会社
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特開昭61-226916
-
特開平4-068565
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