特許
J-GLOBAL ID：200903085192443335

半導体装置の製造方法

発明者：
黄金井 宏貞

黄金井 宏貞 について


出願人/特許権者：
NEC化合物デバイス株式会社

NEC化合物デバイス株式会社 について


代理人 (1件)： 泉 克文
公報種別：公開公報
出願番号（国際出願番号）：特願2001-387764
公開番号（公開出願番号）：特開2003-188189
出願日： 2001年12月20日
公開日（公表日）： 2003年07月04日
要約：
【要約】【課題】 ゲート電極の形成工程の前後でリセス表面が汚染される恐れがなく、ゲート電極の形成時に十分な形状制御性が得られるようにする。【解決手段】 半導体基板1上の活性層2に形成したリセス5を覆うように、SiO2膜3とHSQ膜4を順に形成する。SiO2膜3とHSQ膜4をそれらがほぼ同じエッチング・レートを持つ条件下でドライエッチングし、ストレート状のゲート開口部7を形成する。ゲート電極8の形成後、SiO2膜3よりもHSQ膜4が十分大きいエッチング・レートを持つ条件下でウェットエッチングして、HSQ膜4のみを除去する。
請求項（抜粋）：
半導体基体の表面に形成されたリセスと、そのリセスの表面に一端を接触させて形成されたT型ゲート電極とを備えてなる半導体装置の製造方法において、(a) 前記半導体基体の表面に前記リセスを覆うように第1絶縁膜を形成する工程と、(b) 前記第1絶縁膜の上に第2縁膜を形成する工程と、(c) 前記第2絶縁膜および前記第1絶縁膜をドライ・エッチング法により選択的に除去することにより、前記第2絶縁膜および前記第1絶縁膜を貫通して前記リセスの表面まで達するゲート電極用の開口部を形成する工程と、(d) 前記第2絶縁膜の上に導電膜を形成してその導電膜をパターン化することにより、前記開口部を介して下端が前記リセスの表面に接触する断面略T型のゲート電極を形成する工程と、(e) 前記工程(d)の後に、前記第1絶縁膜の上に残存する前記第2絶縁膜をウェット・エッチング法により選択的に除去して前記第1絶縁膜を露出させる工程と、(f) 前記工程(e)の後に、前記半導体基体の表面に残存する前記第1絶縁膜を貫通して前記半導体基体の表面に接触するソース電極およびドレイン電極を、前記リセスに関して互いに反対側に形成する工程とを備え、前記工程(c)のドライ・エッチング法で使用されるエッチャントに対しては、前記第1絶縁膜と前記第2絶縁膜はほぼ同じエッチング・レートでエッチングされ、前記工程(e)のウェット・エッチング法で使用されるエッチャントに対しては、前記第1絶縁膜よりも第2絶縁膜の方が十分大きいエッチング・レートでエッチングされることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/338 ,  H01L 29/41 ,  H01L 29/812
FI (2件)：
H01L 29/80 F ,  H01L 29/44 C
Fターム (39件)：
4M104AA05 ,  4M104BB11 ,  4M104BB28 ,  4M104CC01 ,  4M104CC03 ,  4M104DD08 ,  4M104DD15 ,  4M104DD16 ,  4M104DD34 ,  4M104DD37 ,  4M104DD64 ,  4M104DD68 ,  4M104EE09 ,  4M104EE12 ,  4M104FF07 ,  4M104FF13 ,  4M104FF17 ,  4M104FF27 ,  4M104GG11 ,  4M104GG12 ,  4M104HH20 ,  5F102FA00 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GL05 ,  5F102GR04 ,  5F102GS02 ,  5F102GS04 ,  5F102GT03 ,  5F102GT05 ,  5F102GV07 ,  5F102HC01 ,  5F102HC11 ,  5F102HC15 ,  5F102HC16 ,  5F102HC18 ,  5F102HC19
引用特許：
審査官引用 (8件)
全件表示

前のページに戻る

TOP

BOTTOM