ラッチ回路及び電子機器

発明者： ,
出願人/特許権者：
代理人 (1件)：國分孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-079832
公開番号（公開出願番号）：特開2009-239405
出願日： 2008年03月26日
公開日（公表日）： 2009年10月15日
要約：

【課題】速度の低下を防止し、かつソフトエラーを防止し、信頼性を向上させることができるラッチ回路を提供することを課題とする。【解決手段】4個以上のゲート(101a〜101d)と、前記4個以上のゲートのうちの少なくとも1個のゲートに接続された、3個の入力端子及び1個以上2個以下の出力端子と、前記4個以上のゲートの各々の入力端子に他の2個以上のゲートの出力端子を接続したフィードバック回路と、前記3個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記3個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートとを有するラッチ回路が提供される。【選択図】図1

請求項（抜粋）：

4個以上のゲートと、前記4個以上のゲートのうちの少なくとも1個のゲートに接続された、3個の入力端子及び1個以上2個以下の出力端子と、前記4個以上のゲートの各々の入力端子に他の2個以上のゲートの出力端子を接続したフィードバック回路と、前記3個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記3個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートとを有することを特徴とするラッチ回路。

IPC (3件)：

H03K 3/356 , H03K 19/003 , H03K 19/096

FI (3件)：

H03K3/356 Z , H03K19/003 Z , H03K19/096 A

Fターム (12件)：

5J032AB02 , 5J032AC18 , 5J034AB06 , 5J034DB02 , 5J056AA03 , 5J056BB36 , 5J056CC14 , 5J056DD13 , 5J056DD28 , 5J056EE12 , 5J056FF01 , 5J056GG12

引用特許：

出願人引用 (10件)

ラッチ回路
公報種別：公開公報出願番号：特願2006-139141 出願人：富士通株式会社
半導体集積回路
公報種別：公開公報出願番号：特願2006-075003 出願人：富士通株式会社
シングルイベントアップセットに対して強化された冗長回路
公報種別：公開公報出願番号：特願2006-238761 出願人：ハネウェル・インターナショナル・インコーポレーテッド

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