特許
J-GLOBAL ID：200903086181000349
半導体集積回路装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (3件)：
小川 勝男
, 田中 恭助
, 佐々木 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2003-386202
公開番号（公開出願番号）：特開2005-150416
出願日： 2003年11月17日
公開日（公表日）： 2005年06月09日
要約：
【課題】 DRAM等を有する半導体集積回路装置において、ポリシリコンからなる下部電極上に誘電体膜と上部電極が積層されてなるキャパシタを形成する際に、キャパシタ下部電極表面には、大気中の酸素によって酸化されて自然酸化膜が少なくとも1.5nm成長する。さらに、誘電体膜成膜の際に、酸化性の原料を用いている場合にはさらに酸化膜が成長する。これにより、静電容量の減少を招き、またリーク電流増大の原因となる。 【解決手段】 本発明では、還元性を有する誘電体膜を成膜した後、熱処理により還元性を促進することで酸化膜を減少させ、従来技術では不可能な膜厚まで、下部電極表面の酸化膜の薄膜化を実現する。なお、誘電体膜はAl2O3、HfO2、Al2O3とHfO2の混合相、Al2O3/Ta2O5、Ta2O5、TiO2、ZrO2、Y2O3、CeO2、La2O3、のいずれかとする。【選択図】 図1
請求項（抜粋）：
半導体基板上に形成されたメモリセル選択用トランジスタと該メモリセル選択用トランジスタに電気的に直列に接続され、前記半導体基板上に形成された情報蓄積用キャパシタとから構成されるメモリセルとを備えた半導体集積回路装置の製造方法であって、
前記半導体基板上に前記メモリセル選択用トランジスタを形成した後、前記メモリセル選択用トランジスタを含む領域上に絶縁膜を堆積し、前記絶縁膜をエッチングを用いて開口することにより前記情報蓄積用キャパシタを形成しようとする部分に溝を形成する工程と、
前記溝の内壁表面上にリンドープされたポリシリコンからなる下部電極を形成する工程と、
前記下部電極の一部が酸化され形成されたシリコン酸化薄膜を介して、シリコン酸化膜より高い誘電率を有する誘電体膜を前記下部電極の表面上に、その膜中の酸素含有量がその膜の化学量論組成の量より少なくなるような条件を用いて堆積法により形成する工程と、
前記半導体基板を不活性ガス、酸素、または亜酸化窒素雰囲気中で熱処理することにより前記シリコン酸化薄膜を還元し、前記シリコン酸化薄膜中の酸素を前記誘電体膜中に取り込む工程と、
前記溝内部を埋めるように上部電極となる材料を堆積する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
IPC (3件)：
H01L21/8242
, H01L27/105
, H01L27/108
H01L27/10 651
, H01L27/10 444B
, H01L27/10 621C
5F083AD24
, 5F083AD48
, 5F083AD49
, 5F083FR02
, 5F083GA06
, 5F083GA27
, 5F083JA02
, 5F083JA05
, 5F083JA06
, 5F083JA15
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083PR06
出願人引用 (1件)
審査官引用 (6件)
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