特許
J-GLOBAL ID：200903086303855669

フラッシュメモリ制御システムとその制御方法

発明者：
黒田 和代

黒田 和代 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-243588
公開番号（公開出願番号）：特開2008-065646
出願日： 2006年09月08日
公開日（公表日）： 2008年03月21日
要約：
【課題】従来、フラッシュメモリは、論物変換テーブルを必要とし、論理アドレスと物理アドレスの管理、書き込み回数や消去回数等の複雑な管理が必要であった。【解決手段】フラッシュメモリに対して、データ開始アドレス、データ長、データ種を管理するアドレス管理テーブルを有し、データ種を指定した書込み要求時にそのテーブルを参照して、未使用状態のアドレスをそのデータ種の開始アドレスとして指定し、アドレス管理テーブルを更新し、毎回異なるアドレスに更新データを書き込むことでフラッシュメモリの延命を図るフラッシュメモリ制御システムとその制御方法である。更に、可変長データを次々に書き込んだ後、それらのデータを一定消去ブロック毎に最新データ開始アドレスにまとめて書き直すことも特徴とする。【選択図】 図1
請求項（抜粋）：
一定のデータ長を有する複数のデータ領域に分割された延命対策データ領域、及び、データ書き込みを行うデータ領域に対して少なくともデータ領域の使用有無とデータ開始アドレスとデータ長とを管理するためのアドレス管理テーブルが設けられた延命対策アドレス管理領域、を有するフラッシュメモリと、 フラッシュメモリヘ可変長データ書込む際に、前記延命対策アドレス管理領域の前記アドレス管理テーブルを参照し、書込みデータ開始アドレスを確定後、確定した書込みデータ開始アドレスにデータを書き込み、アドレス管理テーブルを更新し、新たなデータ書込み毎に異なるアドレスへ書き込む制御を行う制御部と、 を具備することを特徴とするフラッシュメモリ制御システム。
IPC (3件)：
G06F 12/16 ,  G06F 12/00 ,  G06F 12/02
FI (3件)：
G06F12/16 310A ,  G06F12/00 597U ,  G06F12/02 510A
Fターム (9件)：
5B018GA04 ,  5B018HA25 ,  5B018NA06 ,  5B018PA01 ,  5B018QA15 ,  5B060AA02 ,  5B060AA06 ,  5B060AA13 ,  5B060AA15
引用特許：
出願人引用 (10件)
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審査官引用 (7件)
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