特許
J-GLOBAL ID：200903086693499426

半導体装置の製造方法

発明者：
黄金井 宏貞

黄金井 宏貞 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平11-044597
公開番号（公開出願番号）：特開2000-243760
出願日： 1999年02月23日
公開日（公表日）： 2000年09月08日
要約：
【要約】【課題】 二段リセス構造のゲート電極を形成する場合に、所望の構造のゲートリセスを寸法制御性良く、かつ容易に加工することが可能な半導体装置の製造方法を提供する。【解決手段】 2層のGaAs層25,27を積層する。このとき、各GaAs層25,27の下にエッチングストッパー層24,26を形成する。そして、各GaAs層25,27をそれぞれクエン酸/過酸化水素溶液によってエッチングすることにより、これらのGaAs層25,27に二段構造のゲートリセスを形成する。
請求項（抜粋）：
2層のGaAs層を積層し、各GaAs層をそれぞれクエン酸/過酸化水素溶液によってエッチングすることにより、前記2層のGaAs層に二段構造のゲートリセスを形成することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/338 ,  H01L 29/812 ,  H01L 21/308
FI (2件)：
H01L 29/80 F ,  H01L 21/308 C
Fターム (30件)：
5F043AA14 ,  5F043AA20 ,  5F043AA40 ,  5F043BB07 ,  5F043BB30 ,  5F043DD07 ,  5F043DD18 ,  5F043DD30 ,  5F043FF04 ,  5F043FF10 ,  5F043GG04 ,  5F043GG06 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GL05 ,  5F102GM06 ,  5F102GN08 ,  5F102GQ01 ,  5F102GR01 ,  5F102GR04 ,  5F102GR10 ,  5F102GS04 ,  5F102GT02 ,  5F102GT03 ,  5F102HC01 ,  5F102HC16 ,  5F102HC19
引用特許：
審査官引用 (6件)
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