特許
J-GLOBAL ID：200903087800504361
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平10-123026
公開番号（公開出願番号）：特開平11-317450
出願日： 1998年05月06日
公開日（公表日）： 1999年11月16日
要約：
【要約】【課題】 埋め込み配線及びプラグを有する半導体装置において、高集積化を図ることが可能な方法を製造方法を提供する。【解決手段】 上面が窒化シリコンからなるオフセット4で覆われたゲート電極(配線)3を基板1上に形成し、ゲート電極3及びオフセット4の側壁に窒化シリコンからなるサイドウォール5を形成する。オフセット4及びサイドウォール5を覆う状態で、基板1上に酸化シリコンからなる層間絶縁膜7を形成する。レジストパターンをマスクに用いてオフセット4及びサイドウォール5に対して選択的に層間絶縁膜7をエッチング除去し、層間絶縁膜7にオフセット4を底面とする配線溝8を形成すると共に基板1に達する接続孔9を形成する。配線溝8及び接続孔9内に導電性材料11を埋め込み、配線溝8内に上層配線11aを形成すると共に接続孔9内にプラグ11bを形成する。
請求項（抜粋）：
上面が絶縁性のオフセットで覆われた配線を基板上に形成し、当該配線及びオフセットの側壁に絶縁性のサイドウォールを形成する第1工程と、前記オフセット及びサイドウォールを覆う状態で前記基板上に層間絶縁膜を形成する第2工程と、レジストパターンをマスクに用いて前記層間絶縁膜を前記オフセット及び前記サイドウォールに対して選択的にエッチング除去し、当該層間絶縁膜に当該オフセットを底面とする配線溝を形成すると共に前記配線間の前記基板に達する接続孔を形成する第3工程と、前記配線溝及び前記接続孔内に導電性材料を埋め込み、前記配線溝内に上層配線を形成すると共に前記接続孔内にプラグを形成する第4工程と、を行うことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/768
, H01L 21/28
, H01L 29/78
H01L 21/90 C
, H01L 21/28 L
, H01L 29/78 301 G
