特許
J-GLOBAL ID：200903088216390040
2段階熱処理による半導体メモリ素子のキャパシタ製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
八田 幹雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-196515
公開番号（公開出願番号）：特開2002-203914
出願日： 2001年06月28日
公開日（公表日）： 2002年07月19日
要約：
【要約】【課題】 2段階熱処理による半導体メモリ素子のキャパシタ製造方法を提供する。【解決手段】 半導体基板上に下部電極を形成する。前記下部電極上に誘電体膜を形成する。前記誘電体膜上に貴金属よりなる上部電極を形成する。酸素を含む第1雰囲気下で、200〜600°Cの範囲内で選択され、前記上部電極の酸化温度より低い第1温度で前記上部電極が形成された結果物を第1熱処理する。酸素を含まない第2雰囲気下で、300〜900°Cの範囲内で選択され、前記第1温度より高い第2温度で前記第1熱処理された結果物を第2熱処理する。これにより、上部電極の表面を酸化させなくても誘電体膜のキュアリング効果を十分に得られるので、キャパシタの漏れ電流特性及び誘電特性が改善されて向上した電気的特性を得られる。
請求項（抜粋）：
半導体基板上に下部電極を形成する段階と、前記下部電極上に誘電体膜を形成する段階と、前記誘電体膜上に貴金属よりなる上部電極を形成する段階と、酸素を含む第1雰囲気下で、200〜600°Cの範囲内で選択され、前記上部電極の酸化温度より低い第1温度で前記上部電極が形成された半導体基板を第1熱処理する段階と、酸素を含まない第2雰囲気下で、300〜900°Cの範囲内で選択され、前記第1温度より高い第2温度で前記第1熱処理された半導体基板を第2熱処理する段階とを含むことを特徴とする半導体メモリ素子のキャパシタ製造方法。
IPC (2件)：
H01L 21/8242
, H01L 27/108
5F083AD11
, 5F083AD60
, 5F083GA06
, 5F083JA04
, 5F083JA06
, 5F083JA13
, 5F083JA14
, 5F083JA15
, 5F083JA19
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083PR15
, 5F083PR16
, 5F083PR33
, 5F083PR34
