特許
J-GLOBAL ID：200903089490706522

半導体記憶装置

発明者：
大林 茂樹

大林 茂樹 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-007491
公開番号（公開出願番号）：特開2002-217316
出願日： 2001年01月16日
公開日（公表日）： 2002年08月02日
要約：
【要約】【課題】 フルCMOSセルの面積を縮小する。【解決手段】 本発明のSRAMのメモリセルは、異なる導電型の3つのウェルが順に並ぶフルCMOSセル構造を有し、第1および第2ゲート3,4上から所定のMOSトランジスタの不純物領域上に延在し第1および第2ゲート3,4に対し自己整合的に形成される第1および第2コンタクトホールと、該コンタクトホール内に形成される第1および第2局所配線7,8とを備える。
請求項（抜粋）：
第1と第2アクセスMOS(Metal Oxide Semiconductor)トランジスタと、第1と第2ドライバMOSトランジスタと、第1と第2ロードMOSトランジスタとを含むメモリセルと、前記第1ドライバMOSトランジスタと前記第1アクセスMOSトランジスタとが形成される第1導電型の第1ウェル領域と、前記第2ドライバMOSトランジスタと前記第2アクセスMOSトランジスタとが形成される第1導電型の第2ウェル領域と、前記第1と第2ウェル領域間に形成され、前記第1と第2ロードMOSトランジスタが形成される第2導電型の第3ウェル領域と、前記第1ドライバMOSトランジスタのゲートと前記第1ロードMOSトランジスタのゲートとを形成する第1ゲートと、前記第2ドライバMOSトランジスタのゲートと前記第2ロードMOSトランジスタのゲートとを形成する第2ゲートと、前記第1および第2ゲートに対し自己整合的に形成され、前記第1ドライバMOSトランジスタの一方の不純物領域と、前記第1ロードMOSトランジスタの一方の不純物領域と、前記第2ゲートとに達する第1コンタクトホールと、前記第1コンタクトホール内に形成され、前記第1ドライバMOSトランジスタ、前記第1ロードMOSトランジスタおよび前記第2ゲートを電気的に接続する第1局所配線と、前記第1および第2ゲートに対し自己整合的に形成され、前記第2ドライバMOSトランジスタの一方の不純物領域と、前記第2ロードMOSトランジスタの一方の不純物領域と、前記第1ゲートとに達する第2コンタクトホールと、前記第2コンタクトホール内に形成され、前記第2ドライバMOSトランジスタ、前記第2ロードMOSトランジスタおよび前記第1ゲートを電気的に接続する第2局所配線と、を備えた、半導体記憶装置。
IPC (4件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/768 ,  H01L 27/10 471
FI (3件)：
H01L 27/10 471 ,  H01L 27/10 381 ,  H01L 21/90 C
Fターム (35件)：
5F033HH08 ,  5F033HH09 ,  5F033HH19 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK04 ,  5F033KK28 ,  5F033MM02 ,  5F033MM07 ,  5F033MM28 ,  5F033NN12 ,  5F033NN40 ,  5F033PP06 ,  5F033QQ25 ,  5F033RR04 ,  5F033RR06 ,  5F033TT08 ,  5F033UU01 ,  5F033VV16 ,  5F033XX03 ,  5F083BS00 ,  5F083GA09 ,  5F083HA02 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083LA12 ,  5F083LA16 ,  5F083LA17 ,  5F083LA18 ,  5F083LA21 ,  5F083PR29
引用特許：
出願人引用 (6件)
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