特許
J-GLOBAL ID：200903089700962233
半導体装置の製造方法および半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2002-028379
公開番号（公開出願番号）：特開2003-229497
出願日： 2002年02月05日
公開日（公表日）： 2003年08月15日
要約：
【要約】【課題】 情報蓄積用容量素子を設計通りまたはより設計値に近い状態で形成する。【解決手段】 DRAMのメモリセルを構成する筒形の情報蓄積用のキャパシタを形成するためのキャパシタ孔を絶縁膜に形成する時にエッチングマスクとなる平面格子状のハードマスクパターン14aが埋め込まれる平面格子状の溝パターン12aを形成する際に、平面格子状の溝パターン12aの第1方向に延びる複数の溝パターンと、その第1方向に直交する第2方向に延びる複数の溝パターンとを別々のフォトリソグラフィ工程およびエッチング工程で形成するようにした。
請求項（抜粋）：
以下の工程を有することを特徴とする半導体装置の製造方法;(a)ウエハの主面に複数のメモリセル選択用の電界効果トランジスタを形成する工程、(b)前記ウエハの主面上において前記メモリセル選択用の電界効果トランジスタの上層に第1絶縁膜を堆積する工程、(c)前記第1絶縁膜上に、前記第1絶縁膜に対してエッチング選択比を高くとれる材料からなる第2絶縁膜を堆積する工程、(d)前記第2絶縁膜上に、前記第2絶縁膜に対してエッチング選択比を高くとれる材料からなる第3絶縁膜を堆積する工程、(e)前記第3絶縁膜上に、第1方向に延在する平面帯状の複数の第1レジストパターンを第1露光処理によって形成する工程、(f)前記第1レジストパターンをエッチングマスクとして、そこから露出する第3絶縁膜を、前記第2絶縁膜をエッチングストッパとして機能させた状態でエッチングした後、前記第1レジストパターンを除去する工程、(g)前記第3絶縁膜上に、前記第1方向に直交する第2方向に延在する平面帯状の複数の第2レジストパターンを第2露光処理によって形成する工程、(h)前記第2レジストパターンをエッチングマスクとして、そこから露出する第3絶縁膜を、前記第2絶縁膜をエッチングストッパとして機能させた状態でエッチングした後、前記第2レジストパターンを除去する工程、(i)前記(f)および(h)工程により前記第3絶縁膜に形成された溝パターン内に、ハードマスクパターンを埋め込み形成する工程、(j)前記ハードマスクパターンをエッチングマスクとして、そこから露出される前記第3絶縁膜、第2絶縁膜および第1絶縁膜をエッチングすることにより、前記第1絶縁膜に情報蓄積用容量素子用の平面矩形状の孔を形成する工程、(k)前記情報蓄積用容量素子用の平面矩形状の孔内に、第1電極および第2電極間に容量絶縁膜を介在してなる情報蓄積用容量素子を形成する工程。
IPC (2件)：
H01L 21/8242
, H01L 27/108
5F083AD01
, 5F083AD31
, 5F083AD48
, 5F083AD49
, 5F083HA02
, 5F083JA04
, 5F083JA05
, 5F083JA39
, 5F083JA40
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083NA01
, 5F083PR06
, 5F083PR07
, 5F083PR10
, 5F083PR15
, 5F083PR39
