特許
J-GLOBAL ID：200903090097505505

半導体装置及びその製造方法

発明者：
石原 政道

石原 政道 について


出願人/特許権者：
独立行政法人科学技術振興機構

独立行政法人科学技術振興機構 について


代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2003-370651
公開番号（公開出願番号）：特開2005-136187
出願日： 2003年10月30日
公開日（公表日）： 2005年05月26日
要約：
【課題】 三次元積層型半導体装置の薄型化及び電気特性向上。【解決手段】 半導体基板の一面に所定回路を複数整列配置形成し、回路に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成し、多層配線部を形成する段階で半導体基板に表面が絶縁膜で覆われる充填電極を形成し、多層配線部の所定の配線上にポスト電極を形成し、半導体基板の一面に第1の絶縁層を形成し、第1の絶縁層の表面を所定厚さ除去してポスト電極を露出させ、半導体基板の他の一面を研削して充填電極を露出させて貫通電極を形成し、半導体基板の一面をエッチングして貫通電極を先端を突出させ、貫通電極の先端を露出させる状態で半導体基板の一面に第2の絶縁層を形成し、両電極に突起電極を形成し、半導体基板を分割して半導体装置を形成する。この方法で得た複数の半導体装置を突起電極で積層固定して積層型半導体装置を製造する。【選択図】 図1
請求項（抜粋）：
下面に外部電極端子を有する第1の半導体装置と、前記第1の半導体装置と電気的に接続され前記第1の半導体装置上に固定される第2の半導体装置とからなる積層型半導体装置であって、 前記第1の半導体装置は、 半導体基板と、 前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、 前記多層配線部を覆う第1の絶縁層と、 前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、 前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出する複数のポスト電極と、 前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極と、 前記貫通電極に接続される前記外部電極端子を有し、 前記第2の半導体装置は、 半導体基板と、 前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、 前記多層配線部を覆う第1の絶縁層と、 前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、 前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出するポスト電極、または前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを少なくとも有し、 前記第1の半導体装置は前記ポスト電極または前記貫通電極が下面になり、該下面の前記ポスト電極または前記貫通電極には前記外部電極端子が設けられ、前記第1の半導体装置の上面の前記ポスト電極または前記貫通電極に前記第2の半導体装置の下面の前記貫通電極または前記ポスト電極が接合体を介して電気的に接続されていることを特徴とする積層型半導体装置。
IPC (6件)：
H01L25/10 ,  H01L21/3205 ,  H01L23/52 ,  H01L23/538 ,  H01L25/11 ,  H01L25/18
FI (5件)：
H01L25/14 Z ,  H01L23/52 C ,  H01L21/88 J ,  H01L21/88 T ,  H01L23/52 A
Fターム (27件)：
5F033GG02 ,  5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033MM30 ,  5F033PP06 ,  5F033PP26 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ07 ,  5F033QQ19 ,  5F033QQ73 ,  5F033QQ74 ,  5F033QQ76 ,  5F033RR04 ,  5F033RR21 ,  5F033RR22 ,  5F033SS21 ,  5F033SS25 ,  5F033SS27 ,  5F033TT07 ,  5F033VV07 ,  5F033VV12 ,  5F033XX00 ,  5F033XX37
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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