特許
J-GLOBAL ID：200903090137671268

半導体素子及びその形成方法

発明者：
趙 振 衍

趙 振 衍 について


出願人/特許権者：
マグナチップセミコンダクター有限会社

マグナチップセミコンダクター有限会社 について


代理人 (3件)： 三枝 英二 ,  掛樋 悠路 ,  松本 公雄
公報種別：公開公報
出願番号（国際出願番号）：特願2005-369356
公開番号（公開出願番号）：特開2006-191036
出願日： 2005年12月22日
公開日（公表日）： 2006年07月20日
要約：
【課題】MIMキャパシタを形成した後に金属配線を形成することにより無駄なマスク工程を省略し、キャパシタ形成時のエッチングでの金属配線の損傷を防止できる半導体素子及びその形成方法を提供すること。【解決手段】層間絶縁膜100を貫通するコンタクトプラグ110を形成するステップと、層間絶縁膜100上にキャパシタを形成するための下部電極用導電層130、誘電層140、上部電極用導電層150を順次形成するステップと、上部電極用導電層150をパターニングして上部電極150を形成するステップと、誘電層140及び下部電極層130をパターニングして下部電極130を形成してキャパシタを形成するステップと、コンタクトプラグ110、キャパシタの上部電極150及び下部電極130に接続される第1金属配線120を形成するステップとを含む。【選択図】図3F
請求項（抜粋）：
層間絶縁膜を貫通するコンタクトプラグを形成するステップと、 前記層間絶縁膜上にキャパシタを形成するための下部電極用導電層、誘電層、及び上部電極用導電層を順次形成するステップと、 前記上部電極用導電層をパターニングして上部電極を形成するステップと、 前記誘電層及び前記下部電極用導電層をパターニングして下部電極を形成して前記キャパシタを形成するステップと、 前記コンタクトプラグ、前記キャパシタの前記上部電極及び前記下部電極に接続される第1金属配線を形成するステップと、を含むことを特徴とする半導体素子の形成方法。
IPC (3件)：
H01L 21/768 ,  H01L 27/04 ,  H01L 21/822
FI (2件)：
H01L21/90 A ,  H01L27/04 C
Fターム (43件)：
5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ19 ,  5F033KK08 ,  5F033KK11 ,  5F033KK19 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033MM02 ,  5F033NN38 ,  5F033NN40 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ15 ,  5F033QQ25 ,  5F033QQ26 ,  5F033QQ30 ,  5F033QQ48 ,  5F033QQ91 ,  5F033RR01 ,  5F033RR05 ,  5F033RR06 ,  5F033RR07 ,  5F033RR08 ,  5F033SS04 ,  5F033VV10 ,  5F033XX00 ,  5F033XX09 ,  5F033XX28 ,  5F033XX33 ,  5F038AC05 ,  5F038AC14 ,  5F038CD18 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ16 ,  5F038EZ20
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM