特許
J-GLOBAL ID：200903090834960570

サージ保護回路

発明者：
河野 憲司

河野 憲司 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願2000-008829
公開番号（公開出願番号）：特開2001-203428
出願日： 2000年01月18日
公開日（公表日）： 2001年07月27日
要約：
【要約】【課題】 保護素子に接続される配線の寄生インダクタンスを極力小さくして、必要なサージ耐量を十分確保する。【解決手段】 本発明のサージ保護回路は、半導体素子の出力配線19を設けた出力配線層12と、この出力配線層12と異なる配線層であってグランド配線23を設けたグランド配線層13とを備えると共に、出力配線層12及びグランド配線層13と異なる配線層15に保護コンデンサ25を設け、そして、保護コンデンサ25と出力配線層12との間及び保護コンデンサ25とグランド配線層13との間をそれぞれビアホール30で接続するように構成したものである。この構成の場合、保護コンデンサ25の出力配線層側の端子に配線の寄生インダクタンスがほとんど入らなくなると共に、保護コンデンサ25のグランド配線層側の端子にも配線の寄生インダクタンスがほとんど入らなくなる。
請求項（抜粋）：
複数の配線層を備えた配線基板と、前記複数の配線層のうちの1つであって、半導体素子の出力配線を設けた出力配線層と、前記複数の配線層のうちの1つであり且つ前記出力配線層と異なる配線層であって、グランド配線を設けたグランド配線層と、前記出力配線層及び前記グランド配線層と異なる配線層に設けられた保護素子とを備え、前記保護素子と前記出力配線層との間及び前記保護素子と前記グランド配線層との間をそれぞれスルーホールで接続するように構成したことを特徴とするサージ保護回路。
IPC (4件)：
H05K 1/02 ,  H02H 9/04 ,  H05K 1/16 ,  H05K 3/46
FI (4件)：
H05K 1/02 N ,  H02H 9/04 C ,  H05K 1/16 D ,  H05K 3/46 Q
Fターム (37件)：
4E351AA00 ,  4E351BB03 ,  4E351BB49 ,  4E351DD41 ,  4E351GG06 ,  5E338AA03 ,  5E338BB02 ,  5E338BB13 ,  5E338BB25 ,  5E338BB75 ,  5E338CC01 ,  5E338CC04 ,  5E338CC06 ,  5E338CD01 ,  5E338EE12 ,  5E346AA12 ,  5E346AA13 ,  5E346AA15 ,  5E346AA22 ,  5E346AA33 ,  5E346AA36 ,  5E346AA42 ,  5E346AA43 ,  5E346BB03 ,  5E346BB04 ,  5E346BB06 ,  5E346BB20 ,  5E346FF01 ,  5E346FF45 ,  5E346HH01 ,  5G013AA02 ,  5G013AA16 ,  5G013BA02 ,  5G013CB03 ,  5G013CB30 ,  5G013DA10 ,  5G013DA11
引用特許：
審査官引用 (7件)
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