特許
J-GLOBAL ID：200903091002859174
キャッシュ制御装置、キャッシュ制御方法、コンピュータシステム
発明者：
,
出願人/特許権者：
代理人 (1件)：
中島 司朗
公報種別：公開公報
出願番号（国際出願番号）：特願2003-376178
公開番号（公開出願番号）：特開2004-178571
出願日： 2003年11月05日
公開日（公表日）： 2004年06月24日
要約：
【課題】 複数のタスクを並行処理するマイクロプロセッサ、キャッシュメモリ及びメインメモリを備えたコンピュータシステムにおいて、あるタスクの処理によって、別のタスクのキャッシュヒット率が低下する可能性をなくすことを目的とする。 【解決手段】 キャッシュ制御装置1は、マイクロプロセッサが並行処理する各タスクとキャッシュメモリ2のメモリ領域を分割した各領域とを対応付けて管理する領域管理部12と、マイクロプロセッサのあるタスクの処理過程において、マイクロプロセッサから送られてきたアドレスを受け付けて分解するアドレス分解部14と、アドレスの分解によって生成したタグがキャッシュディレクトリ17において対応付けて記録されていない場合、メインメモリから、受け付けたアドレスに存在するデータを含むブロック単位のデータ群を取得し、タスクと対応付けられている領域にそのデータ群を格納するキャッシング部とを備える。 【選択図】 図2
請求項（抜粋）：
複数のタスクを並行処理するマイクロプロセッサ、キャッシュメモリ及びメインメモリを備えたコンピュータシステムにおいて、キャッシュメモリを制御するキャッシュ制御装置であって、
前記各タスクと前記キャッシュメモリのメモリ領域を分割した各領域とを対応付けて管理する領域管理手段と、
前記マイクロプロセッサからアクセス対象のデータが存在する前記メインメモリのアドレスを受け付けるアドレス受付手段と、
あるタスクの処理過程において前記アドレスを受け付けたときに、当該アドレスに存在するデータが前記キャッシュメモリに格納されていない場合、前記メインメモリから当該アドレスに存在するデータを含むデータ群を取得し、当該タスクと対応付けられている領域に格納するキャッシング手段とを備える
ことを特徴とするキャッシュ制御装置。
IPC (1件)：
FI (3件)：
G06F12/08 523B
, G06F12/08 511E
, G06F12/08 565
5B005JJ13
, 5B005MM01
, 5B005TT02
, 5B005UU43
審査官引用 (12件)
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特開昭62-126447
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特開平4-100158
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特開昭62-144257
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