特許
J-GLOBAL ID：200903091553566097

半導体記憶装置及びその製造方法

発明者：
鬼 頭 傑

鬼 頭 傑 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2002-303859
公開番号（公開出願番号）：特開2004-140208
出願日： 2002年10月18日
公開日（公表日）： 2004年05月13日
要約：
【課題】メモリセルの保持特性の向上と周辺回路の高速性とを共に実現することが可能な半導体記憶装置及びその製造方法を提供する。【解決手段】ゲート電極5の側壁膜厚をメモリセルアレイ領域では厚くすることでこの領域における半導体基板1上のシリコン酸化膜も厚くなり、側壁下部のバーズビークが大きくなり、この部分とソース/ドレイン拡散層13、15との間の電界が緩和されてGIDL電流が低減し、データ保持特性が改善される。一方、周辺回路領域においてゲート側壁膜厚を薄くすることでこの領域での半導体基板1上のシリコン酸化膜4が薄くなりソース/ドレイン不純物を低加速度でイオン注入が可能でソース/ドレイン構造の浅接合化が実現され、トランジスタの短チャネル効果が抑制されて高速動作が実現される。【選択図】 図12
請求項（抜粋）：
メモリセルアレイ領域及び周辺回路領域を有する半導体記憶装置において、 前記メモリセルアレイ領域及び前記周辺回路領域における半導体基板上に、第1の絶縁膜を介して形成された、シリコン層を少なくとも一部に含む導電層及び第2の絶縁膜を含むゲート電極と、 前記メモリセルアレイ領域における前記ゲート電極に含まれる前記導電層の側面及び前記半導体基板上に形成された第1の酸化膜と、 前記周辺回路領域における前記ゲート電極に含まれる前記導電層の側面及び前記半導体基板上に形成された、前記第1の酸化膜より膜厚が薄い第2の酸化膜と、 前記メモリセルアレイ領域における前記ゲート電極の側面に形成された第1の窒化膜と、 前記周辺回路領域における前記ゲート電極の側面に形成された、前記第1の窒化膜より膜厚が厚い第2の窒化膜と、 を備えることを特徴とする半導体記憶装置。
IPC (4件)：
H01L21/8242 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/108
FI (4件)：
H01L27/10 681F ,  H01L27/10 621C ,  H01L27/10 625A ,  H01L27/08 102D
Fターム (29件)：
5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BB07 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BF06 ,  5F048BF16 ,  5F048BG01 ,  5F048BG13 ,  5F048DA27 ,  5F083AD10 ,  5F083AD17 ,  5F083AD21 ,  5F083GA02 ,  5F083JA33 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA01 ,  5F083PR13 ,  5F083PR34 ,  5F083PR39 ,  5F083PR40
引用特許：
審査官引用 (6件)
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