特許
J-GLOBAL ID：200903092615422182

半導体装置の作製方法

発明者：
山口 哲司

山口 哲司 について

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浅野 悦子

浅野 悦子 について

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矢崎 尚美

矢崎 尚美 について

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二村 智哉

二村 智哉 について

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西川 智子

西川 智子 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2005-124371
公開番号（公開出願番号）：特開2006-054425
出願日： 2005年04月22日
公開日（公表日）： 2006年02月23日
要約：
【課題】 高い特性及び信頼性を有する半導体装置の作製方法を提供する。【解決手段】 絶縁膜上の電極や配線形成後のドライエッチングにおけるエッチングダメージを防止する。ドライエッチングのプラズマによる荷電粒子の発生を、半導体層に達しないように、導電層を形成してダメージを抑制する。これにより、特に微細化な構造を持つ薄膜トランジスタにおいて、トランジスタ特性の劣化を生じさせない方法を提供することを目的とする。【選択図】 図2
請求項（抜粋）：
基板上に半導体層、ゲート絶縁膜、ゲート電極を形成し、 前記半導体層、前記ゲート絶縁膜及び前記ゲート電極上に層間絶縁膜を形成し、 前記層間絶縁膜上に導電膜を形成し、 前記層間絶縁膜及び導電膜にドライエッチングによってコンタクトホールを形成することを特徴とする半導体装置の作製方法。
IPC (3件)：
H01L 29/786 ,  G02F 1/136 ,  H01L 51/50
FI (3件)：
H01L29/78 623Z ,  G02F1/136 ,  H05B33/14 A
Fターム (88件)：
2H092GA29 ,  2H092JA24 ,  2H092JA46 ,  2H092JA49 ,  2H092KA04 ,  2H092KA18 ,  2H092MA19 ,  2H092MA20 ,  2H092NA11 ,  2H092NA17 ,  3K007BA06 ,  3K007DB03 ,  3K007GA00 ,  5F110AA21 ,  5F110BB01 ,  5F110BB03 ,  5F110CC02 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE09 ,  5F110EE14 ,  5F110EE23 ,  5F110EE44 ,  5F110FF04 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG13 ,  5F110GG14 ,  5F110GG15 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG32 ,  5F110GG33 ,  5F110GG43 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ12 ,  5F110HJ23 ,  5F110HK03 ,  5F110HK04 ,  5F110HK09 ,  5F110HK21 ,  5F110HK25 ,  5F110HK33 ,  5F110HK35 ,  5F110HL01 ,  5F110HL03 ,  5F110HL04 ,  5F110HL05 ,  5F110HL08 ,  5F110HL12 ,  5F110HL23 ,  5F110NN01 ,  5F110NN02 ,  5F110NN03 ,  5F110NN12 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN34 ,  5F110NN35 ,  5F110NN36 ,  5F110NN72 ,  5F110PP03 ,  5F110PP10 ,  5F110PP34 ,  5F110QQ11 ,  5F110QQ19 ,  5F110QQ23 ,  5F110QQ24 ,  5F110QQ28
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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