特許
J-GLOBAL ID：200903093396056023

半導体装置及びその製造方法

発明者：
筒江 誠

筒江 誠 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2007-276464
公開番号（公開出願番号）：特開2009-105269
出願日： 2007年10月24日
公開日（公表日）： 2009年05月14日
要約：
【課題】ダイシング時の応力やクラックがシールリング及びチップ領域に達して半導体装置の信頼性が低下するのを防ぐ。【解決手段】半導体装置は、基板11に形成された素子と、基板11上に形成された絶縁膜13〜18と、絶縁膜13〜18中に、素子の形成された領域上を取り囲み且つ絶縁膜13〜18を貫通するように形成されたシールリング103と、絶縁膜13〜18中に素子から見てシールリング103よりも外側に形成され、空隙41〜44を含む空隙領域105とを備える。【選択図】図2
請求項（抜粋）：
基板に形成された素子と、 前記基板上に形成された絶縁膜と、 前記絶縁膜中に、前記素子の形成された領域を取り囲み且つ前記絶縁膜を貫通するように形成されたシールリングと、 前記素子から見て前記シールリングよりも外側に位置する部分の前記絶縁膜に形成され、少なくとも1つの空隙を含む空隙領域とを備えることを特徴とする半導体装置。
IPC (2件)：
H01L 21/320 ,  H01L 23/52
FI (1件)：
H01L21/88 S
Fターム (46件)：
5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK08 ,  5F033KK11 ,  5F033KK19 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ92 ,  5F033RR01 ,  5F033RR04 ,  5F033RR11 ,  5F033RR29 ,  5F033SS04 ,  5F033VV00 ,  5F033VV07 ,  5F033XX17 ,  5F033XX18 ,  5F033XX19 ,  5F033XX20 ,  5F033XX25 ,  5F033XX28
引用特許：
出願人引用 (3件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2002-234387   出願人：株式会社ルネサステクノロジ
  • 半導体装置および半導体装置の製造方法
    公報種別：公開公報   出願番号：特願2003-375432   出願人：株式会社東芝
  • 半導体装置
    公報種別：公開公報   出願番号：特願2004-239578   出願人：NECエレクトロニクス株式会社
審査官引用 (6件)
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