半導体装置

発明者： ,
出願人/特許権者：
代理人 (8件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 峰隆司 , 福原淑弘 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-207811
公開番号（公開出願番号）：特開2006-032577
出願日： 2004年07月14日
公開日（公表日）： 2006年02月02日
要約：

【課題】本発明は、階層化されたビット線を有する半導体メモリにおいて、これらのビット線の配線レイアウトの効率化を図るとともに、全体のレイアウト面積を削減できるようにするものである。【解決手段】たとえば、1つのカラムにおいて、グローバルビット線対GBL,GBLBには、複数のローカルビット線対LBL,LBLBが、それぞれ、選択トランスファーゲート15a,15bを介して共通に接続されている。そして、それぞれの選択トランスファーゲート15a,15bを構成する、PMOSスイッチトランジスタSPa,SPbおよびNMOSスイッチトランジスタSNa,SNbが、それぞれ、メモリセルアレイ11を挟んで反対側に配置されてなる構成となっている。【選択図】図1

請求項（抜粋）：

少なくともカラム方向に設けられた複数のメモリセルアレイと、前記複数のメモリセルアレイにそれぞれ接続された、複数のローカルビット線と、前記複数のローカルビット線が共通に接続された、前記複数のローカルビット線よりも上層階層の1つのグローバルビット線と、前記1つのグローバルビット線と前記複数のローカルビット線との間にそれぞれ設けられ、前記複数のローカルビット線のいずれか1つを前記1つのグローバルビット線に接続するための、NMOSスイッチトランジスタおよびPMOSスイッチトランジスタを有する複数の選択トランスファーゲートとを具備し、前記複数の選択トランスファーゲートは、前記NMOSスイッチトランジスタおよび前記PMOSスイッチトランジスタが、それぞれ対応するメモリセルアレイを挟んで互いに反対側に配置されていることを特徴とする半導体装置。

IPC (2件)：

H01L 27/10 , G11C 11/41

FI (2件)：

H01L27/10 481 , G11C11/34 345

Fターム (10件)：

5B015JJ31 , 5B015KA38 , 5F083AD00 , 5F083BS00 , 5F083GA09 , 5F083KA06 , 5F083KA18 , 5F083LA01 , 5F083LA02 , 5F083LA12

引用特許：

出願人引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平6-120306 出願人：三菱電機株式会社

審査官引用 (5件)

半導体記憶装置
公報種別：公開公報出願番号：特願2002-265623 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願平9-359276 出願人：株式会社日立製作所
半導体メモリ装置
公報種別：公開公報出願番号：特願平3-252279 出願人：三洋電機株式会社

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