特許
J-GLOBAL ID：200903096248209154

半導体メモリ装置

発明者：
李 載 雄

李 載 雄 について

, 
元 種 学

元 種 学 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2003-008792
公開番号（公開出願番号）：特開2003-218236
出願日： 2003年01月16日
公開日（公表日）： 2003年07月31日
要約：
【要約】【課題】 サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。【解決手段】 ローカル入出力ラインLIO,LIOBを分割できるダミービットラインセンス増幅器領域DUMMY BL S/Aをビットラインセンス増幅器領域24に設けて、ビットラインセンス増幅器領域24でローカル入出力ラインLIO,LIOBを分割できるようにする。さらに、ノーマルビットラインBLに連結される構成要素とほとんど同じ構成要素に連結されるダミービットラインDBLを設ける。
請求項（抜粋）：
サブワードラインドライバ領域とビットラインセンス増幅器領域とにより複数のサブアレイに分割されるメモリセルアレイと、前記ビットラインセンス増幅器領域上に配置されるローカル入出力ラインと、前記サブワードラインドライバ領域上に配置されるグローバル入出力ラインとを備え、前記ローカル入出力ラインは前記ビットラインセンス増幅器領域上で分割されることを特徴とする半導体メモリ装置。
IPC (4件)：
H01L 21/8242 ,  G11C 11/401 ,  G11C 11/409 ,  H01L 27/108
FI (3件)：
H01L 27/10 681 Z ,  G11C 11/34 354 R ,  G11C 11/34 371 K
Fターム (29件)：
5F083AD00 ,  5F083GA09 ,  5F083KA03 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA07 ,  5F083LA11 ,  5F083ZA28 ,  5M024AA62 ,  5M024AA91 ,  5M024BB07 ,  5M024BB10 ,  5M024BB17 ,  5M024CC40 ,  5M024CC70 ,  5M024CC90 ,  5M024DD03 ,  5M024DD20 ,  5M024DD63 ,  5M024HH10 ,  5M024LL01 ,  5M024LL05 ,  5M024LL06 ,  5M024LL20 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP10
引用特許：
審査官引用 (9件)
  • 半導体記憶装置と半導体装置
    公報種別：公開公報   出願番号：特願平11-241613   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
  • 半導体メモリ装置
    公報種別：公開公報   出願番号：特願平6-098300   出願人：松下電器産業株式会社
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平10-356270   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
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