特許
J-GLOBAL ID：200903097245177061
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (8件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 峰 隆司
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-006434
公開番号（公開出願番号）：特開2006-196079
出願日： 2005年01月13日
公開日（公表日）： 2006年07月27日
要約：
【課題】本発明は、anti-fuse素子を記憶素子として用いるOTPメモリにおいて、プログラム動作時に記憶素子の絶縁膜を完全な破壊の状態に至らしめることができるようにする。【解決手段】たとえば、プログラム動作時に、電圧ストレスの印加によってanti-fuse素子11のゲート絶縁膜がハードブレークダウンの状態に変化したことを、内部昇圧電源12で検知する。すると、内部昇圧電源12は、一定時間の経過を待って、書き込み終了信号ENDpを制御回路14に送る。これにより、制御回路14は、開閉スイッチ13を非導通状態とし、anti-fuse素子11に対するプログラム動作を終了させる構成となっている。【選択図】 図1
請求項（抜粋）：
電気的ストレスの印加によって絶縁膜を破壊することにより情報がプログラムされる記憶素子と、
前記記憶素子に対する、前記電気的ストレスの印加を制御する制御スイッチと、
前記制御スイッチの導通/非導通状態を制御する制御回路と、
プログラム動作時に、前記記憶素子に印加される前記電気的ストレスを発生させるための第1の電圧を生成する電圧生成回路、前記絶縁膜の破壊を検知する検知回路、および、前記検知回路により前記絶縁膜の破壊が検知されると、前記記憶素子に対する前記電気的ストレスの印加を一定時間経過後に遮断するように、前記制御回路を制御するカウンタ回路、を含む電源回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
IPC (3件)：
G11C 29/04
, H01L 27/10
, G11C 17/14
G11C29/00 603L
, H01L27/10 431
, G11C17/06 B
5B125BA14
, 5B125CA11
, 5B125DB13
, 5B125FA02
, 5B125FA05
, 5F083CR14
, 5L106AA01
, 5L106CC04
, 5L106CC13
, 5L106FF04
出願人引用 (1件)
審査官引用 (7件)
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