特許
J-GLOBAL ID：200903097601533633

半導体装置の製造方法

発明者：
沼田 敏典

沼田 敏典 について

, 
野口 充宏

野口 充宏 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2003-294170
公開番号（公開出願番号）：特開2004-006985
出願日： 2003年08月18日
公開日（公表日）： 2004年01月08日
要約：
【課題】 バックゲート電極を有する完全空乏化トランジスタで構成されるMTCMOS構造の製造工程の増加に対し、十分な工程数削減策を提供する。【解決手段】 本発明は、支持基板上に絶縁膜を介して設けられた半導体層に形成される完全空乏化トランジスタで構成されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)の製造方法に関し、特に支持基板にバックゲートを設けた完全空乏化MISFETの製造方法に関係し、チャネル、バックゲートを共通マスクにて形成することでマスク数を削減し、p、nドーパントのイオン注入の重ね打ちによって工程数を低減することのできる半導体装置の製造方法。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体基板上の埋め込み絶縁膜上に互いに絶縁分離された第1半導体層、第2半導体層、第3半導体層及び第4半導体層を形成する工程と、 第1マスクを用いて、第2導電型不純物を2回イオン注入することによって、前記半導体基板中であって、前記第1半導体層下に第1バックゲート電極を、前記第2半導体層下に第2バックゲート電極を、前記第3及び第4半導体層下に第1不純物領域を形成し、また、前記第1乃至第4半導体層を第2導電型の第1乃至第4不純物層にする工程と、 第2マスクを用いて、第2導電型不純物をイオン注入することによって、前記第1及び第4不純物層の第2導電型の不純物濃度を前記第2及び第3不純物層の第2導電型の不純物濃度よりも高くする工程と、 前記第3マスクを用いて、第1導電型不純物を2回イオン注入することによって、前記第1不純物領域中であって、前記第3半導体層下に第3バックゲート電極を、前記第4半導体層下に第4バックゲート電極を形成し、また、前記第3及び第4不純物層を第1導電型にし、この第3不純物層の不純物濃度をこの第4不純物層の不純物濃度よりも高くする工程と、 前記第1乃至第4不純物層各々に半導体装置を形成する工程を備える半導体装置の製造方法。
IPC (4件)：
H01L29/786 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092
FI (5件)：
H01L29/78 617N ,  H01L27/08 331E ,  H01L29/78 626C ,  H01L29/78 613A ,  H01L27/08 321D
引用特許：
出願人引用 (12件)
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