特許
J-GLOBAL ID：200903097787029662

同期型半導体記憶装置

発明者：
川口 一昭

川口 一昭 について

, 
大島 成夫

大島 成夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-251604
公開番号（公開出願番号）：特開2003-168292
出願日： 2002年08月29日
公開日（公表日）： 2003年06月13日
要約：
【要約】【課題】本発明は、ランダムサイクルタイム(tRC)のRASリストア時間(tRAS)およびRASプリチャージ時間(tRP)を決めるためのセルフタイマ回路をROW系制御システムに備えるFCRAMにおいて、RASリストア動作の終了およびRASプリチャージ動作の開始のタイミングのばらつきを改善できるようにすることを最も主要な特徴としている。【解決手段】たとえば、ファーストコマンドの入力により、信号BNKbを“H”レベルにする。外部クロック信号にもとづく内部信号CLKINDRVTの、上記コマンドの入力から3クロックサイクル後に、信号CLKTMRDEFを“L”レベルにする。これを受けて、信号bBNKTMRbを“L”レベルにする。これによって、信号BNKbを“L”レベルにする構成となっている。
請求項（抜粋）：
複数のメモリセルが配置されたメモリセルアレイを有し、リードコマンドに応じて前記メモリセルから情報を読み出す読み出し動作およびライトコマンドに応じて前記メモリセルに情報を書き込む書き込み動作がそれぞれ可能なメモリ部と、外部クロック信号に同期して入力される第1のコマンドが、前記リードコマンドか前記ライトコマンドかを検知するコマンド検知回路と、前記コマンド検知回路によって前記リードコマンドか前記ライトコマンドが検知された場合に、ロウアドレスストローブ(RAS)のリストア動作の終了および前記RASのプリチャージ動作の開始の時間を、前記外部クロック信号を用いて設定するバンクタイマ回路とを具備したことを特徴とする同期型半導体記憶装置。
IPC (5件)：
G11C 11/407 ,  G01R 31/28 ,  G01R 31/3185 ,  G11C 11/401 ,  G11C 29/00 671
FI (6件)：
G11C 29/00 671 Z ,  G11C 11/34 354 C ,  G11C 11/34 362 S ,  G11C 11/34 371 A ,  G01R 31/28 B ,  G01R 31/28 W
Fターム (28件)：
2G132AA08 ,  2G132AH00 ,  2G132AK07 ,  2G132AK15 ,  2G132AL00 ,  5L106AA01 ,  5L106DD12 ,  5L106DD25 ,  5L106GG05 ,  5M024AA49 ,  5M024AA91 ,  5M024AA93 ,  5M024BB27 ,  5M024BB40 ,  5M024DD83 ,  5M024EE02 ,  5M024GG01 ,  5M024HH09 ,  5M024HH10 ,  5M024JJ03 ,  5M024JJ07 ,  5M024JJ14 ,  5M024JJ30 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP07 ,  5M024PP10
引用特許：
審査官引用 (7件)
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