特許
J-GLOBAL ID：200903097995743298
フラッシュメモリ素子及びその動作方法
発明者：
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出願人/特許権者：
代理人 (1件)：
中川 裕幸
公報種別：公開公報
出願番号（国際出願番号）：特願2008-033951
公開番号（公開出願番号）：特開2009-043389
出願日： 2008年02月15日
公開日（公表日）： 2009年02月26日
要約：
【課題】フューズ回路が占める面積の削減。【解決手段】フラッシュメモリ素子に関するものであり、データ格納のためのメモリセルを含み、上記メモリセルのうちの一部に初期データを格納するメモリセルアレイ、上記メモリセルにプログラムするためのデータを提供するか、または上記メモリセルに格納されたデータを読み出す頁バッファ回路を含む頁バッファ部、上記フラッシュメモリ素子が動作を開始する時、上記頁バッファ部を制御して上記メモリセルアレイに格納された初期データを読み出すように制御し、読み出された初期データのエラーを判断して訂正する制御部、及び上記制御部がエラー訂正を行った初期データをラッチする初期データラッチ部を含む。【選択図】図2
請求項（抜粋）：
フラッシュメモリ素子において、
データ格納のためのメモリセルを含み、上記メモリセルのうちの一部に初期データを格納するメモリセルアレイ;
上記メモリセルにプログラムするためのデータを提供するか、または上記メモリセルに格納されたデータを読み出す頁バッファ回路を含む頁バッファ部;
上記フラッシュメモリ素子が動作を開始する時、上記頁バッファ部を制御して上記メモリセルアレイに格納された初期データを読み出すように制御し、読み出された初期データのエラーを判断して訂正する制御部;及び
上記制御部がエラー訂正を行った初期データをラッチする初期データラッチ部
を含むフラッシュメモリ素子。
IPC (3件)：
G11C 29/42
, G11C 16/02
, G11C 16/06
G11C29/00 631D
, G11C17/00 601E
, G11C17/00 639C
, G11C17/00 631
5B125BA01
, 5B125BA14
, 5B125DA09
, 5B125DD04
, 5B125DE08
, 5B125DE13
, 5B125EH01
, 5B125FA01
, 5L106AA07
, 5L106BB01
, 5L106BB02
, 5L106BB14
, 5L106CC08
, 5L106FF05
, 5L106FF08
出願人引用 (14件)
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審査官引用 (14件)
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